JPH03157781A - 論理回路検証方式 - Google Patents
論理回路検証方式Info
- Publication number
- JPH03157781A JPH03157781A JP1299117A JP29911789A JPH03157781A JP H03157781 A JPH03157781 A JP H03157781A JP 1299117 A JP1299117 A JP 1299117A JP 29911789 A JP29911789 A JP 29911789A JP H03157781 A JPH03157781 A JP H03157781A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- observation point
- comparison
- discrepancy
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 21
- 238000012795 verification Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路検証方式に関し、特に同一の論理回路
の２つの回路記述に、同一のテストパターンを与えて、
それらのシミュレーション動作の結果を比較することに
より、不一致の発生した回路部分のエラー解析を行う論
理回路検証方式に関する。
の２つの回路記述に、同一のテストパターンを与えて、
それらのシミュレーション動作の結果を比較することに
より、不一致の発生した回路部分のエラー解析を行う論
理回路検証方式に関する。
同−の論理回路の２つの回路記述に、同一のテストパタ
ーンを与えて、それらのシミュレーション動ｆ％の結果
を比較することにより、不一致の発生した回路部分のエ
ラー解析を行う従来の論理回路検証方式は、あらかじめ
定めた比較点および出力端子に得られた信号値を比較し
て、不一致が現れた比較点および出力端子に得られた信
号値およびそのタイミングを表示している。
ーンを与えて、それらのシミュレーション動ｆ％の結果
を比較することにより、不一致の発生した回路部分のエ
ラー解析を行う従来の論理回路検証方式は、あらかじめ
定めた比較点および出力端子に得られた信号値を比較し
て、不一致が現れた比較点および出力端子に得られた信
号値およびそのタイミングを表示している。
上述した従来の論理回路検証方式は、表示により、不一
致が現れた比較点および出力端子に得られた信号値およ
びそのタイミングを知ることができるけれども、その不
一致の原因がどの回路部分にあるのかを特定することが
困難であるという欠点を有している。
致が現れた比較点および出力端子に得られた信号値およ
びそのタイミングを知ることができるけれども、その不
一致の原因がどの回路部分にあるのかを特定することが
困難であるという欠点を有している。
本発明の目的は、不一致が現れた比較点から、その信号
値に影響を与える回路記述に遡って、致していた比較点
に至るまでのトレースを行うとともに、トレースを行っ
た不一致の回路部分に観測点を設けて表示することによ
り、不一致の原因がどの回路部分にあるのかを使用者が
容易に知ることができる論理回路検証方式を提供するこ
とにある。
値に影響を与える回路記述に遡って、致していた比較点
に至るまでのトレースを行うとともに、トレースを行っ
た不一致の回路部分に観測点を設けて表示することによ
り、不一致の原因がどの回路部分にあるのかを使用者が
容易に知ることができる論理回路検証方式を提供するこ
とにある。
本発明の論理回路検証方式は、
（Ａ）検証を行うための入力テストパターンを発生する
入力テストパターン発生部、 （Ｂ）同一の論理回路を２つの異なる方法で表現した回
路記述について、同一の前記入力テストパターンをそれ
ぞれに与えた場合に対する回路動作のシミュレーション
を行うシミュレーション部、 （Ｃ）両方の前記シミュレーションの結果により、あら
かじめ定めた比較点（出力端子を含む）に得られた信号
値を比較する結果比較部、 （Ｄ＞前記結果比較部の比較で不一致が現れた比較点か
ら、その信号値に影響を与える回路記述に遡って、一致
していた比較点に至るまでのトレースを行う不一致回路
トレース部、（Ｅ）前記不一致回路トレース部でトレー
スを行った不一致の回路部分に対する両方の回路記述に
対して、信号を観測できる観測点を設定する観測点設定
部、 （Ｆ）＠記観測点設定部で設定した観測点の信号値およ
びそのタイミングについて、両方の前記シミュレーショ
ンの結果のそれぞれを表示する観測点表示部、 を備えて構成されている。
入力テストパターン発生部、 （Ｂ）同一の論理回路を２つの異なる方法で表現した回
路記述について、同一の前記入力テストパターンをそれ
ぞれに与えた場合に対する回路動作のシミュレーション
を行うシミュレーション部、 （Ｃ）両方の前記シミュレーションの結果により、あら
かじめ定めた比較点（出力端子を含む）に得られた信号
値を比較する結果比較部、 （Ｄ＞前記結果比較部の比較で不一致が現れた比較点か
ら、その信号値に影響を与える回路記述に遡って、一致
していた比較点に至るまでのトレースを行う不一致回路
トレース部、（Ｅ）前記不一致回路トレース部でトレー
スを行った不一致の回路部分に対する両方の回路記述に
対して、信号を観測できる観測点を設定する観測点設定
部、 （Ｆ）＠記観測点設定部で設定した観測点の信号値およ
びそのタイミングについて、両方の前記シミュレーショ
ンの結果のそれぞれを表示する観測点表示部、 を備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の論理回路検証方式の一実施例を示す流
れ図である。
れ図である。
本実施例の論理回路検証方式は、第１図に示すように、
まず、入力テストパターン発生部１で、検証を行うため
の入力テストパターンを発生している。
まず、入力テストパターン発生部１で、検証を行うため
の入力テストパターンを発生している。
次に、シミュレーション部２で、同一の論理回路を２つ
の異なる方法で表現した回路記述について、入力テスト
パターン発生部１で発生した同一の入力テストパターン
を、それぞれに与えた場合に対する回路動作のシミュレ
ーションを行っている。
の異なる方法で表現した回路記述について、入力テスト
パターン発生部１で発生した同一の入力テストパターン
を、それぞれに与えた場合に対する回路動作のシミュレ
ーションを行っている。
第２図は検証する論理回路を第１の方法で表現した回路
記述の一例を示す回路記述図である。
記述の一例を示す回路記述図である。
第２図は、入力信号ＩＮＩ、ＩＮ２．ＩＮ３゜ＩＮ４．
ＩＮＳ、 丁Ｎ６が与えられ、論理積回路Ａ、Ｂ、Ｃ
，Ｆにより動作して、出力信号０ＵＴＩ、０ＵＴ２を得
る論理回路の回路記述を示している。
ＩＮＳ、 丁Ｎ６が与えられ、論理積回路Ａ、Ｂ、Ｃ
，Ｆにより動作して、出力信号０ＵＴＩ、０ＵＴ２を得
る論理回路の回路記述を示している。
なお、第２図に示す観測点り、Ｅは、後に観測点設定部
６で設定される。
６で設定される。
一方、第３図は検証する論理回路を第２の方法で表現し
た回路記述の一例を示す回路記述図である。
た回路記述の一例を示す回路記述図である。
第３図は、入力信号ｆＮ１と入力信号ＩＮ２との論理積
により出力信号０ＵＴＩを求めるとともに、入力信号Ｉ
Ｎ３および入力信号ＩＮ４の論理績により求めた信号Ｐ
と入力信号ＩＮＳおよび入力信号ＩＮ６の論理積により
求めた信号Ｑとの論理和により出力信号０ＵＴ２を求め
る論理回路の回路記述を示している。
により出力信号０ＵＴＩを求めるとともに、入力信号Ｉ
Ｎ３および入力信号ＩＮ４の論理績により求めた信号Ｐ
と入力信号ＩＮＳおよび入力信号ＩＮ６の論理積により
求めた信号Ｑとの論理和により出力信号０ＵＴ２を求め
る論理回路の回路記述を示している。
以下に、第２図および第３図の論理回路へ、入力テスト
パターン発生部１で発生した同一の入力テストパターン
として、入力信号ｌＮ１−ＩＮ２ＩＮ３＝ＩＮ４＝ＩＮ
Ｓ＝１．入力信号ｌＮ６−〇を与えた例について説明す
る。
パターン発生部１で発生した同一の入力テストパターン
として、入力信号ｌＮ１−ＩＮ２ＩＮ３＝ＩＮ４＝ＩＮ
Ｓ＝１．入力信号ｌＮ６−〇を与えた例について説明す
る。
次に、結果比較部３で、両方のシミュレーションの結果
により、あらかじめ定めた比較点く出力端子０ＵＴＩ、
０ＵＴ２を含む）に得られた信号値を比較している。
により、あらかじめ定めた比較点く出力端子０ＵＴＩ、
０ＵＴ２を含む）に得られた信号値を比較している。
この例では、第２図の第１の方法で表現した回路記述の
シミュレーションにより、出力信号０ＵＴ１＝１．出力
信号０ＵＴ２＝０が得られるとともに、第３図の第２の
方法で表現した回路記述のシミュレーションにより、出
力信号０［ＪＴ１＝１．出力信号０ＵＴ２＝１が得られ
るので、出力信号０ＵＴ２に不一致が生ずることとなる
。
シミュレーションにより、出力信号０ＵＴ１＝１．出力
信号０ＵＴ２＝０が得られるとともに、第３図の第２の
方法で表現した回路記述のシミュレーションにより、出
力信号０［ＪＴ１＝１．出力信号０ＵＴ２＝１が得られ
るので、出力信号０ＵＴ２に不一致が生ずることとなる
。
そして、次のステップ４で、この比較の結果が一致して
いるかどうかを判断し、一致している（ＹＥＳ）ならば
、シミュレーション部２に戻って、さらにシミュレーシ
ョンを進め、一致していない（Ｎｏ）ならば、次の不一
致回路トレース部５に移行している。
いるかどうかを判断し、一致している（ＹＥＳ）ならば
、シミュレーション部２に戻って、さらにシミュレーシ
ョンを進め、一致していない（Ｎｏ）ならば、次の不一
致回路トレース部５に移行している。
この例では、出力信号０ＵＴ２に不一致が生じているの
で、不一致回路トレース部５に移行する。
で、不一致回路トレース部５に移行する。
このため、不一致回路トレース部５で、結果比較部３の
比較で不一致が現れた比較点から、その信号値に影響を
与える回路記述に遡って、一致していた比較点に至るま
でのトレースを行っている。
比較で不一致が現れた比較点から、その信号値に影響を
与える回路記述に遡って、一致していた比較点に至るま
でのトレースを行っている。
この例では、不一致が現れた比較点である出力信号０Ｕ
Ｔ２から回路記述を遡ってトレースを行つ。
Ｔ２から回路記述を遡ってトレースを行つ。
次に、観測点設定部６で、不一致回路トレース部５でト
レースを行った不一致の回路部分に対する両方の回路記
述に対して、信号を観測できる観測点を設定している。
レースを行った不一致の回路部分に対する両方の回路記
述に対して、信号を観測できる観測点を設定している。
この例では、中間点の信号Ｐ、Ｑを観測できるそれぞれ
の観測点り、Ｅを設定する。
の観測点り、Ｅを設定する。
そして、観測点表示部７で、観測点設定部６で設定した
観測点り、Ｅの信号値Ｐ、Ｑおよびそのタイミングにつ
いて、両方のシミュレーションの結果のそれぞれを使用
者のために表示している。
観測点り、Ｅの信号値Ｐ、Ｑおよびそのタイミングにつ
いて、両方のシミュレーションの結果のそれぞれを使用
者のために表示している。
この結果、使用者は、両方の回路記述に対して、観測点
り、Ｅの信号値Ｐ、Ｑが一致しており、出力信号０ＵＴ
２に不一致であることにより、不一致の原因が第２図の
論理積回路Ｆと第３図の論理和回路０ＵＴ２＝ＰＵＱの
相違にあることを容易に知ることができる。
り、Ｅの信号値Ｐ、Ｑが一致しており、出力信号０ＵＴ
２に不一致であることにより、不一致の原因が第２図の
論理積回路Ｆと第３図の論理和回路０ＵＴ２＝ＰＵＱの
相違にあることを容易に知ることができる。
以上述べたように、本実施例の論理回路検証方式は、不
一致が現れた比較点から、その信号値に影響を与える回
路記述に遡って、一致していた比較点に至るまでのトレ
ースを行うとともに、トレースを行った不一致の回路部
分に観測点を設けて表示することにより、不一致の原因
がどの回路部分にあるのかを使用者が容易に知ることが
できる。
一致が現れた比較点から、その信号値に影響を与える回
路記述に遡って、一致していた比較点に至るまでのトレ
ースを行うとともに、トレースを行った不一致の回路部
分に観測点を設けて表示することにより、不一致の原因
がどの回路部分にあるのかを使用者が容易に知ることが
できる。
以上説明したように、本発明の論理回路検証方式は、不
一致が現れた比較点から、その信号値に影響を与える回
路記述に遡って、一致していた比較点に至るまでのトレ
ースを行うとともに、トレースを行った不一致の回路部
分に観測点を設けて表示することにより、不一致の原因
がどの回路部分にあるのかを使用者が容易に知ることが
できるという効果を有している。
一致が現れた比較点から、その信号値に影響を与える回
路記述に遡って、一致していた比較点に至るまでのトレ
ースを行うとともに、トレースを行った不一致の回路部
分に観測点を設けて表示することにより、不一致の原因
がどの回路部分にあるのかを使用者が容易に知ることが
できるという効果を有している。
第１図は本発明の論理回路検証方式の一実施例を示す流
れ図、第２図は検証する論理回路を第１の方法で表現し
た回路記述の一例を示す回路記述図、第３図は検証する
論理回路を第２の方法で表現した回路記述の一例を示す
回路記述図である。 １・・・・・・入力テストパターン発生部、２・・・・
・・シミュレーション部、３・・・・・・結果比較部、
４・・・・・・結果一致か、５・・・・・・不一致回路
トレース部、６・・・・・・観測点設定部、７・・・・
・・観測点表示部、Ａ、Ｂ。 ＣＦ・・・・・・論理積回路、Ｄ、Ｅ・・・・・・観測
点、ＩＮｌ、、ＩＮ２．ＩＮ３．ＩＮ４．ＩＮ５゜ＩＮ
６・・・・入力信号、○ＬＩＴ１，０ＵＴ２・・・・・
・出力信号、Ｐ、Ｑ・・・・・・信号。
れ図、第２図は検証する論理回路を第１の方法で表現し
た回路記述の一例を示す回路記述図、第３図は検証する
論理回路を第２の方法で表現した回路記述の一例を示す
回路記述図である。 １・・・・・・入力テストパターン発生部、２・・・・
・・シミュレーション部、３・・・・・・結果比較部、
４・・・・・・結果一致か、５・・・・・・不一致回路
トレース部、６・・・・・・観測点設定部、７・・・・
・・観測点表示部、Ａ、Ｂ。 ＣＦ・・・・・・論理積回路、Ｄ、Ｅ・・・・・・観測
点、ＩＮｌ、、ＩＮ２．ＩＮ３．ＩＮ４．ＩＮ５゜ＩＮ
６・・・・入力信号、○ＬＩＴ１，０ＵＴ２・・・・・
・出力信号、Ｐ、Ｑ・・・・・・信号。
Claims (1)
- 【特許請求の範囲】 （Ａ）検証を行うための入力テストパターンを発生する
入力テストパターン発生部、 （Ｂ）同一の論理回路を２つの異なる方法で表現した回
路記述について、同一の前記入力テストパターンをそれ
ぞれに与えた場合に対する回路動作のシミュレーション
を行うシミュ レーション部、 （Ｃ）両方の前記シミュレーションの結果により、あら
かじめ定めた比較点（出力端子を含む）に得られた信号
値を比較する結果比較 部、 （Ｄ）前記結果比較部の比較で不一致が現れた比較点か
ら、その信号値に影響を与える回路記述に遡って、一致
していた比較点に至るまでのトレースを行う不一致回路
トレース部、 （Ｅ）前記不一致回路トレース部でトレースを行った不
一致の回路部分に対する両方の回路記述に対して、信号
を観測できる観測点を設定する観測点設定部、 （Ｆ）前記観測点設定部で設定した観測点の信号値およ
びそのタイミングについて、両方の前記シミュレーショ
ンの結果のそれぞれを表示する観測点表示部、 を備えることを特徴とする論理回路検証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299117A JPH03157781A (ja) | 1989-11-16 | 1989-11-16 | 論理回路検証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299117A JPH03157781A (ja) | 1989-11-16 | 1989-11-16 | 論理回路検証方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157781A true JPH03157781A (ja) | 1991-07-05 |
Family
ID=17868342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299117A Pending JPH03157781A (ja) | 1989-11-16 | 1989-11-16 | 論理回路検証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03157781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004326237A (ja) * | 2003-04-22 | 2004-11-18 | Mitsubishi Electric Corp | テストケース生成装置及びテストケース生成方法及びテストケース及びテスト方法 |
| US7143375B2 (en) | 2002-11-15 | 2006-11-28 | Fujitsu Limited | Logical equivalence verifying device, method and computer readable medium thereof |
-
1989
- 1989-11-16 JP JP1299117A patent/JPH03157781A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7143375B2 (en) | 2002-11-15 | 2006-11-28 | Fujitsu Limited | Logical equivalence verifying device, method and computer readable medium thereof |
| US7337414B2 (en) | 2002-11-15 | 2008-02-26 | Fujitsu Limited | Logical equivalence verifying device, method, and computer-readable medium thereof |
| JP2004326237A (ja) * | 2003-04-22 | 2004-11-18 | Mitsubishi Electric Corp | テストケース生成装置及びテストケース生成方法及びテストケース及びテスト方法 |
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