JPH0224021B2 - - Google Patents
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- JPH0224021B2 JPH0224021B2 JP59100586A JP10058684A JPH0224021B2 JP H0224021 B2 JPH0224021 B2 JP H0224021B2 JP 59100586 A JP59100586 A JP 59100586A JP 10058684 A JP10058684 A JP 10058684A JP H0224021 B2 JPH0224021 B2 JP H0224021B2
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- 239000010410 layer Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 29
- 238000002161 passivation Methods 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000002356 single layer Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 18
- 238000009713 electroplating Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
【発明の詳細な説明】
（技術分野）
この発明はバンプ電極を有する半導体装置の製
造方法に関する。
造方法に関する。
（従来技術）
バンプ電極を有する半導体装置は一般にフイル
ム・キヤリヤを利用したTAB（TAPE AUTO−
MATED BONDING）方式や、ハンダを利用し
たフリツプ・チツプボンデイング用に使われる。
ム・キヤリヤを利用したTAB（TAPE AUTO−
MATED BONDING）方式や、ハンダを利用し
たフリツプ・チツプボンデイング用に使われる。
バンプ電極を有する半導体装置の製造方法の一
例をTAB用バンプ電極を例にとつてこの発明の
製造方法の工程を示す第１図を援用して述べるこ
とにする。
例をTAB用バンプ電極を例にとつてこの発明の
製造方法の工程を示す第１図を援用して述べるこ
とにする。
第１図ａに示すように半導体基板１上に形成さ
れたフイルド酸化膜２の上のバンプ電極を形成す
べき個所にAl電極パツド３を形成し、さらに
CVD法にてパシベーシヨン膜４を成長させた後、
Al電極パツド３上にスルーホールを開孔する。
一般には、パシベーシヨン膜４には、燐をドープ
したガラス膜（PSG膜）が使われる。
れたフイルド酸化膜２の上のバンプ電極を形成す
べき個所にAl電極パツド３を形成し、さらに
CVD法にてパシベーシヨン膜４を成長させた後、
Al電極パツド３上にスルーホールを開孔する。
一般には、パシベーシヨン膜４には、燐をドープ
したガラス膜（PSG膜）が使われる。
次に、第１図ｂに示すように、半導体基板１の
表面全面にその後の工程で使われる電界メツキの
電流導通層としてAl５を蒸着した後、バンプ電
極が形成される個所以外を通常のホトリソ工程に
て、レジストでパターニングを行つてからTi６、
Pt７の蒸着を行ない、その後アセトンのような
溶剤でレジストを溶解させて、バンプ電極が形成
される個所にTi６、Pt７のパターニングを行う。
表面全面にその後の工程で使われる電界メツキの
電流導通層としてAl５を蒸着した後、バンプ電
極が形成される個所以外を通常のホトリソ工程に
て、レジストでパターニングを行つてからTi６、
Pt７の蒸着を行ない、その後アセトンのような
溶剤でレジストを溶解させて、バンプ電極が形成
される個所にTi６、Pt７のパターニングを行う。
ここで、中間金属層としてのTi６は、フイー
ルド酸化膜２および電流導通層としてのAl５へ
の密着金属で、中間金属層としてのPt７はAl電
極パツド３、Al５と、その後に形成されるAuバ
ンプあるいはハンダパンプとの相互拡散を防止す
る拡散バリヤ層の役割をする。
ルド酸化膜２および電流導通層としてのAl５へ
の密着金属で、中間金属層としてのPt７はAl電
極パツド３、Al５と、その後に形成されるAuバ
ンプあるいはハンダパンプとの相互拡散を防止す
る拡散バリヤ層の役割をする。
次に、第１図ｃに示すように、通常のホトリソ
工程により、レジスト８にてバンプ電極が形成さ
れる個所以外を覆つた後、Al層５を電流の導通
層として、電気メツキ法にてバンプ電極金９を形
成する。
工程により、レジスト８にてバンプ電極が形成さ
れる個所以外を覆つた後、Al層５を電流の導通
層として、電気メツキ法にてバンプ電極金９を形
成する。
次に、第１図ｄに示すように、メツキのマスク
用レジスト８を通常の溶剤にて除去した後、Al
５を半導体工業で使われるAlのエツチヤントに
て除去する。
用レジスト８を通常の溶剤にて除去した後、Al
５を半導体工業で使われるAlのエツチヤントに
て除去する。
その後、金属界面、すなわちAl電極パツド３
とAl５の界面、Al５とTi６との界面、Ti６とPt
７の界面、Pt７とバンプ電極金９との界面の接
触抵抗を低減させるためと、界面の密着強度を向
上させるためおよび、半導体装置に内蔵されてい
るバイボーラ・トランジスタ、MOSトランジス
タの電気的特性を回復させるために、通常350〜
450℃の温度で熱処理を行う。
とAl５の界面、Al５とTi６との界面、Ti６とPt
７の界面、Pt７とバンプ電極金９との界面の接
触抵抗を低減させるためと、界面の密着強度を向
上させるためおよび、半導体装置に内蔵されてい
るバイボーラ・トランジスタ、MOSトランジス
タの電気的特性を回復させるために、通常350〜
450℃の温度で熱処理を行う。
この熱処理を行つてから、電気的特性の良否を
チエツクした後、半導体基板１をそれぞれのチツ
プに分割する。
チエツクした後、半導体基板１をそれぞれのチツ
プに分割する。
以上、第１図にバンプ電極を有する半導体装置
の製造方法の一例を示したが、その他の例として
Al５およびTi６として、Ti，Crなど、拡散バリ
ヤ用の中間金属層としてのPt７として、Cu，Ni
などの構成を有する半導体装置の製造方法があ
る。
の製造方法の一例を示したが、その他の例として
Al５およびTi６として、Ti，Crなど、拡散バリ
ヤ用の中間金属層としてのPt７として、Cu，Ni
などの構成を有する半導体装置の製造方法があ
る。
しかし、いずれの製造方法でも、最終的に金属
界面の接触抵抗を低減させるため、およびトラン
ジスタ特性を回復させるために熱処理を必要とす
る。
界面の接触抵抗を低減させるため、およびトラン
ジスタ特性を回復させるために熱処理を必要とす
る。
しかし、この熱処理を行うことによつて、以下
述べるような欠点を生じる。すなわち、熱処理を
実施することによつて、パシベーシヨン膜４内に
クラツクが非常に発生しやすくなり、表面安定化
膜としての機能を十分果たさなくなる。このクラ
ツクが発生することによつて、チツプ上の外観選
別歩留りの低下をきたす。
述べるような欠点を生じる。すなわち、熱処理を
実施することによつて、パシベーシヨン膜４内に
クラツクが非常に発生しやすくなり、表面安定化
膜としての機能を十分果たさなくなる。このクラ
ツクが発生することによつて、チツプ上の外観選
別歩留りの低下をきたす。
さらには、このクラツクの発生した半導体装置
をパツケージに実装した場合、水分あるいはパツ
ケージ中に含まれる不純物イオンなどの汚れがこ
のクラツク部に到達すると、各素子を相互に配線
している電極配線を腐食させる。
をパツケージに実装した場合、水分あるいはパツ
ケージ中に含まれる不純物イオンなどの汚れがこ
のクラツク部に到達すると、各素子を相互に配線
している電極配線を腐食させる。
また、水分、汚れの浸入によつて半導体素子の
電気的特性（リーク電流、耐圧など）に悪影響を
及ぼす。いずれにしろ、パシベーシヨン膜４にク
ラツクが発生することは、信頼性上好ましくな
い。このクラツクの発生は熱処理を低温で行うこ
とによつて防止できるが、逆に半導体素子の特性
回復あるいは接触抵抗の低減、密着強度の増加が
充分行えない。
電気的特性（リーク電流、耐圧など）に悪影響を
及ぼす。いずれにしろ、パシベーシヨン膜４にク
ラツクが発生することは、信頼性上好ましくな
い。このクラツクの発生は熱処理を低温で行うこ
とによつて防止できるが、逆に半導体素子の特性
回復あるいは接触抵抗の低減、密着強度の増加が
充分行えない。
特に、このクラツクは各素子を相互に配線して
いる電極配線上（１層配線）のパシベーシヨン膜
４に発生し易く、第２図の丸印Ａの部分に、クラ
ツクの発生した断面を示す。この発生メカニズム
は１層電極配線１０とパシベーシヨン膜４との熱
膨張係数の差によつて説明できる。
いる電極配線上（１層配線）のパシベーシヨン膜
４に発生し易く、第２図の丸印Ａの部分に、クラ
ツクの発生した断面を示す。この発生メカニズム
は１層電極配線１０とパシベーシヨン膜４との熱
膨張係数の差によつて説明できる。
すなわち、一般に使われているパシベーシヨン
膜４はPSG膜（燐シリカ・ガラス）で、PSG膜
の熱膨張係数は8.7×10-7deg-1、また、１層電極
配線１０に使われているAlの熱膨張係数は2.9×
10-5deg-1でほぼ２桁異なる。
膜４はPSG膜（燐シリカ・ガラス）で、PSG膜
の熱膨張係数は8.7×10-7deg-1、また、１層電極
配線１０に使われているAlの熱膨張係数は2.9×
10-5deg-1でほぼ２桁異なる。
したがつて、熱処理工程において、温度が昇温
状態にあるときは１層電極配線１０は熱膨張係数
が大であるために、パシベーシヨン膜４は引張り
応力を受けて、パシベーシヨン膜４の表面を凹に
して反る。
状態にあるときは１層電極配線１０は熱膨張係数
が大であるために、パシベーシヨン膜４は引張り
応力を受けて、パシベーシヨン膜４の表面を凹に
して反る。
また、熱処理工程において、温度が降温状態に
あるときは、パシベーシヨン膜４は圧縮応力を受
けてパシベーシヨン膜４の表面を凸にして反る。
あるときは、パシベーシヨン膜４は圧縮応力を受
けてパシベーシヨン膜４の表面を凸にして反る。
このように、熱処理工程を施すことにより、パ
シベーシヨン膜４は熱ストレスがかかり、ある臨
界値以上になるとパシベーシヨン膜４にはクラツ
クが発生してしまう。
シベーシヨン膜４は熱ストレスがかかり、ある臨
界値以上になるとパシベーシヨン膜４にはクラツ
クが発生してしまう。
これは、熱膨張係数の異なる二つの材料がバイ
メタル構造になるため起こるのであつて、バイメ
タル構造になつていない状態で熱処理を行えばよ
い。
メタル構造になるため起こるのであつて、バイメ
タル構造になつていない状態で熱処理を行えばよ
い。
（発明の目的）
この発明の目的は、パシベーシヨン膜にクラツ
クが発生するのを防止でき、外観選別歩留りの向
上を水分などに対して半導体基板の表面の完全保
護ができ、高信頼性の半導体装置が得られる半導
体装置の製造方法を得ることにある。
クが発生するのを防止でき、外観選別歩留りの向
上を水分などに対して半導体基板の表面の完全保
護ができ、高信頼性の半導体装置が得られる半導
体装置の製造方法を得ることにある。
（発明の概要）
この発明の要点は、半導体基板上のパシベーシ
ヨン膜を１層電極配線とこの１層電極配線と同じ
材質から構成される電界メツキ用の電流導通層と
で挟む構造に形成した状態で熱処理（シンタ）を
行うことにある。
ヨン膜を１層電極配線とこの１層電極配線と同じ
材質から構成される電界メツキ用の電流導通層と
で挟む構造に形成した状態で熱処理（シンタ）を
行うことにある。
（実施例）
以下、この発明の半導体装置の製造方法の実施
例について、再度第１図ａ…第１図ｄを参照して
説明する。
例について、再度第１図ａ…第１図ｄを参照して
説明する。
まず、第１図ａに示すように、半導体基板１上
に形成されたフイールド酸化膜２の上のバンプ電
極を形成すべき個所、すなわちAl電極パツド３
上にスルーホールを開孔する。ここで、Al電極
パツド３は前記Alから成る１層電極配線１０の
一部分として形成されるのは勿論言うまでもな
い。
に形成されたフイールド酸化膜２の上のバンプ電
極を形成すべき個所、すなわちAl電極パツド３
上にスルーホールを開孔する。ここで、Al電極
パツド３は前記Alから成る１層電極配線１０の
一部分として形成されるのは勿論言うまでもな
い。
引き続き、第１図ｂに示すように、半導体基板
１の表面全面にその後の工程で使われる電界メツ
キの電流導通層としてAl５を蒸着した後、パン
プ電極が形成される個所以外を通常のホトリソ工
程にて、レジストでパターニングを行つてから
Ti６およびPt７の蒸着を行ない、その後アセト
ンのような溶剤でレジストを溶解させて、バンプ
電極が形成される個所に中間金属層としてのTi
６，Pt７のパターニングを行なう。
１の表面全面にその後の工程で使われる電界メツ
キの電流導通層としてAl５を蒸着した後、パン
プ電極が形成される個所以外を通常のホトリソ工
程にて、レジストでパターニングを行つてから
Ti６およびPt７の蒸着を行ない、その後アセト
ンのような溶剤でレジストを溶解させて、バンプ
電極が形成される個所に中間金属層としてのTi
６，Pt７のパターニングを行なう。
Ti６、Pt７のパターニングを行つた後、Al電
極パツド３と電流導通層としてのAl５の界面、
Al５とTi６との界面、Ti６とPt７との界面の接
触抵抗の低減、密着強度の向上およびAl５，Ti
６，Pt７の蒸着ダメージの回復のために、熱処
理を行う。
極パツド３と電流導通層としてのAl５の界面、
Al５とTi６との界面、Ti６とPt７との界面の接
触抵抗の低減、密着強度の向上およびAl５，Ti
６，Pt７の蒸着ダメージの回復のために、熱処
理を行う。
この熱処理を第１熱処理と呼ぶ。この実施例で
は半導体基板１の表面にはAl５とPt７が露出し
ているために、通常の窒素雰囲気で熱処理を行う
ことができた。
は半導体基板１の表面にはAl５とPt７が露出し
ているために、通常の窒素雰囲気で熱処理を行う
ことができた。
半導体基板１の表面全面に金属が被着されてい
るため、１層電極配線１０とパシベーシヨン膜４
はバイメタル構造とならないので、クラツクの発
生は起こらない。
るため、１層電極配線１０とパシベーシヨン膜４
はバイメタル構造とならないので、クラツクの発
生は起こらない。
厳密には、半導体基板１およびフイールド酸化
膜２の熱膨張係数も関係するため、１層電極配線
１０が存在しない領域でもクラツクの発生は起こ
らない。したがつて、熱処理温度も約450℃と高
温で行うことができる。
膜２の熱膨張係数も関係するため、１層電極配線
１０が存在しない領域でもクラツクの発生は起こ
らない。したがつて、熱処理温度も約450℃と高
温で行うことができる。
次に、第１図ｃに示すように、通常のホトリソ
工程により、レジスト８にてバンプ電極が形成さ
れる個所以外を覆つた後、Al層５を電流の導通
層として電気メツキ法によりバンプ電極金９を形
成する。
工程により、レジスト８にてバンプ電極が形成さ
れる個所以外を覆つた後、Al層５を電流の導通
層として電気メツキ法によりバンプ電極金９を形
成する。
次に、第１図ｄに示すように、メツキのマスク
用レジスト８を通常の溶剤にて除去した後、Al
５を半導体工業で使われるAlのエツチヤントに
て除去した後、Pt７とバンプ電極金９の界面の
接触抵抗の低減および密着強度の向上のために第
２熱処理を行う。
用レジスト８を通常の溶剤にて除去した後、Al
５を半導体工業で使われるAlのエツチヤントに
て除去した後、Pt７とバンプ電極金９の界面の
接触抵抗の低減および密着強度の向上のために第
２熱処理を行う。
通常、第２熱処理では、蒸着によるダメージは
既に第１熱処理によつて回復されているので、低
温（300℃以下）の熱処理で十分である。
既に第１熱処理によつて回復されているので、低
温（300℃以下）の熱処理で十分である。
また、低熱の熱処理なためにパシベーシヨン膜
４のクラツクの発生にまでには至らない。さら
に、この第２の熱処理は、その後のボンデイング
工程にて熱が加わるため省略してもよい。
４のクラツクの発生にまでには至らない。さら
に、この第２の熱処理は、その後のボンデイング
工程にて熱が加わるため省略してもよい。
以上、この発明の一実施例を説明したように、
半導体基板１の表面全面に金属が被着されている
状態で熱処理を行うことを特徴とする。
半導体基板１の表面全面に金属が被着されている
状態で熱処理を行うことを特徴とする。
この発明では、Alからなる１層電極配線１０
と電流導通層のAl５とがパシベーシヨン膜４を
中間にして、Alで挟み込むサンドイツチ構造に
なつているため、応力のバランスが保たれる。し
たがつて、約450℃と高温での熱処理を行つても、
パシベーシヨン膜４にはクラツクの発生は見られ
ない。
と電流導通層のAl５とがパシベーシヨン膜４を
中間にして、Alで挟み込むサンドイツチ構造に
なつているため、応力のバランスが保たれる。し
たがつて、約450℃と高温での熱処理を行つても、
パシベーシヨン膜４にはクラツクの発生は見られ
ない。
（発明の効果）
この発明は以上説明したように、１層電極配線
を有する半導体基板の表面全面に前記１層電極配
線と同材質から構成された電流導通層が被着され
た状態で熱処理を行うようにしたので、パシベー
シヨン膜としてのPSG膜をはさむ両方の金属の
熱膨張係数が一致し、バイメタル現象が発生せ
ず、パシベーシヨン膜のクラツクの発生を防止す
ることができる。その結果、外観選別歩留りの向
上さらには水分などから、半導体基板の表面を完
全に保護でき、高信頼性の半導体装置を提供する
ことができる。
を有する半導体基板の表面全面に前記１層電極配
線と同材質から構成された電流導通層が被着され
た状態で熱処理を行うようにしたので、パシベー
シヨン膜としてのPSG膜をはさむ両方の金属の
熱膨張係数が一致し、バイメタル現象が発生せ
ず、パシベーシヨン膜のクラツクの発生を防止す
ることができる。その結果、外観選別歩留りの向
上さらには水分などから、半導体基板の表面を完
全に保護でき、高信頼性の半導体装置を提供する
ことができる。
また、熱処理温度を充分高温で行えるので、蒸
着によるダメージ、特にバイポーラ・トランジス
タの電流増幅率あるいはMOSトランジスタのス
レツシヨルド電圧の特性劣化を完全に回復するこ
とができ、電気的特性歩留りも著しく向上させる
ことができる。
着によるダメージ、特にバイポーラ・トランジス
タの電流増幅率あるいはMOSトランジスタのス
レツシヨルド電圧の特性劣化を完全に回復するこ
とができ、電気的特性歩留りも著しく向上させる
ことができる。
第１図ａないし第１図ｄはそれぞれ従来および
この発明の半導体装置の製造方法の実施例の工程
説明図、第２図は従来の半導体装置の製造方法に
おけるパシベーシヨンクラツクを示す図である。 １……半導体基板、２……フイールド酸化膜、
３……Al電極パツド、４……パシベーシヨン膜、
５……Al、６……Ti、７……Pt、８……レジス
ト、９……バンプ電極、１０……１層電極配線。
この発明の半導体装置の製造方法の実施例の工程
説明図、第２図は従来の半導体装置の製造方法に
おけるパシベーシヨンクラツクを示す図である。 １……半導体基板、２……フイールド酸化膜、
３……Al電極パツド、４……パシベーシヨン膜、
５……Al、６……Ti、７……Pt、８……レジス
ト、９……バンプ電極、１０……１層電極配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に絶縁層を形成する工程と、 該絶縁層上に１層電極配線を形成する工程と、 該１層電極配線表面を含む全面上にPSG膜か
ら成るパシベーシヨン膜を形成する工程と、 前記１層電極配線の電極パツド領域上にスルー
ホールを開孔する工程と、 前記１層電極配線の露面表面を含む全面上に前
記１層電極配線と同じ材質から構成される電界メ
ツキ用の電流導通層を形成した後にバンプ電極が
形成される個所に中間金属層のパターニングを行
い、更に第１熱処理を行う工程と、 該第１熱処理後に前記電流導通層に通電して前
記中間金属層上にバンプ電極を形成して、後に前
記中間金属層をマスクとして前記電流導通層を選
択的に除去し、更に第２熱処理を行う工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100586A JPS60245257A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100586A JPS60245257A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245257A JPS60245257A (ja) | 1985-12-05 |
| JPH0224021B2 true JPH0224021B2 (ja) | 1990-05-28 |
Family
ID=14277984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100586A Granted JPS60245257A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245257A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121456A (ja) * | 1984-11-19 | 1986-06-09 | Nippon Denso Co Ltd | 半導体素子の突起電極の形成方法 |
| US5149671A (en) * | 1990-12-03 | 1992-09-22 | Grumman Aerospace Corporation | Method for forming multilayer indium bump contact |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133562A (en) * | 1974-09-17 | 1976-03-22 | Tokyo Shibaura Electric Co | Handotaisochi no seizohoho |
-
1984
- 1984-05-21 JP JP59100586A patent/JPS60245257A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133562A (en) * | 1974-09-17 | 1976-03-22 | Tokyo Shibaura Electric Co | Handotaisochi no seizohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60245257A (ja) | 1985-12-05 |
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