JPH02238674A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02238674A JPH02238674A JP5910589A JP5910589A JPH02238674A JP H02238674 A JPH02238674 A JP H02238674A JP 5910589 A JP5910589 A JP 5910589A JP 5910589 A JP5910589 A JP 5910589A JP H02238674 A JPH02238674 A JP H02238674A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
化合物半導体の超微細構造，特に量子細線を用いた半導
体装置及びその製造方法に関し特性の良い２次元電子ガ
スの生成ができ且つ多数の量子細線を集積化できる素子
構造と製造工程を提供することを目的とし （１）表面に＜１１０＞方向に平行な段差部を有する（
００１）面の半導体基板上に順に成長された，第１の半
導体層，該第１の半導体層より禁制帯幅の小さい第２の
半導体層．該第２の半導体層より禁制帯幅の大きい第３
の半導体層からなる積層構造と，該段差部に形成された
該積層構造端部の｛１１１１ Ｒ面のファセット上に成
長された該第２の半導体層より禁制帯幅の大きい第４の
半導体層とを有し，該第２の半導体層と該第４の半導体
層とのヘテロ界面において，該第２の半導体層内に２次
元電子ガスが生成された量子細線を有する構（２）
（１）において，表面に（１１０＞方向に平行な波状の
凹凸と，該凹凸」二に該凹凸に平行で且つ該凹凸の周期
よりも狭い間隔で形成された複数の段差とを有する半導
体基板を用いた構成 （３） （］）又は（２）において， ＜０１−１
〉方向に平行な段差部を有する（ＯＩＬ）面の半導体基
板を用いた構成とする。
体装置及びその製造方法に関し特性の良い２次元電子ガ
スの生成ができ且つ多数の量子細線を集積化できる素子
構造と製造工程を提供することを目的とし （１）表面に＜１１０＞方向に平行な段差部を有する（
００１）面の半導体基板上に順に成長された，第１の半
導体層，該第１の半導体層より禁制帯幅の小さい第２の
半導体層．該第２の半導体層より禁制帯幅の大きい第３
の半導体層からなる積層構造と，該段差部に形成された
該積層構造端部の｛１１１１ Ｒ面のファセット上に成
長された該第２の半導体層より禁制帯幅の大きい第４の
半導体層とを有し，該第２の半導体層と該第４の半導体
層とのヘテロ界面において，該第２の半導体層内に２次
元電子ガスが生成された量子細線を有する構（２）
（１）において，表面に（１１０＞方向に平行な波状の
凹凸と，該凹凸」二に該凹凸に平行で且つ該凹凸の周期
よりも狭い間隔で形成された複数の段差とを有する半導
体基板を用いた構成 （３） （］）又は（２）において， ＜０１−１
〉方向に平行な段差部を有する（ＯＩＬ）面の半導体基
板を用いた構成とする。
本発明は化合物半導体の超微細構造．特に量子細線を用
いた半導体装置及びその製造方法に関する。
いた半導体装置及びその製造方法に関する。
半導体装置の超高速化や超高集積化に対して，素子構造
を超微細化することが要求される。この際．微細化に伴
って出現する量子効果の物理現象を研究し，これを素子
動作に積極的に利用する研究が精力的に行われるように
なった。
を超微細化することが要求される。この際．微細化に伴
って出現する量子効果の物理現象を研究し，これを素子
動作に積極的に利用する研究が精力的に行われるように
なった。
例えば， ＨＥＭＴ （高電子移動度トランジスタ）を
始めとし， ＲＨＥＴ （共鳴トンネリングホットエレ
ク１・ロントランジスタ），ＭＩＬＫ（多重量子井戸）
レーザ， ＭＱＷ光変調器やＳＥＥＤ （自己電気光学
素子）等の非線形光効果を利用する半導体素子の開発が
進められ，一部はすでに実用化されるようになっており
，更に最近では１次元的な量子効果の研究が進展するよ
うになっている。
始めとし， ＲＨＥＴ （共鳴トンネリングホットエレ
ク１・ロントランジスタ），ＭＩＬＫ（多重量子井戸）
レーザ， ＭＱＷ光変調器やＳＥＥＤ （自己電気光学
素子）等の非線形光効果を利用する半導体素子の開発が
進められ，一部はすでに実用化されるようになっており
，更に最近では１次元的な量子効果の研究が進展するよ
うになっている。
量子井戸，量子細線（線状の量子井戸）等の微細効果を
利用した半導体素子の研究では，結晶の品質が高いこと
に加えて，これらの超微細な結晶構造の形成方法が技術
的な課題になっている。
利用した半導体素子の研究では，結晶の品質が高いこと
に加えて，これらの超微細な結晶構造の形成方法が技術
的な課題になっている。
？従来の技術〕
第２図は従来例による量子細線の構造を説明する断面図
である。
である。
次に，その構造を製造工程とともに説明する。
図において， ＭＢＥ法又はＭＯ（１，ＶＤ法により，
薄いＧａＡｓ層２２をＧａＡＩＡｓ層２１． ２３で挟
んだ多層膜を成長ずる。
薄いＧａＡｓ層２２をＧａＡＩＡｓ層２１． ２３で挟
んだ多層膜を成長ずる。
この表面に，図示しないがＳｉＯ■膜を形成し．これを
ス１・ライブ状に開口してエッチングマスクと？， Ｇ
ａＡＩＡｓ層２１までとどくようにして，Ｖ字状の溝を
選択エッチングにより形成する。
ス１・ライブ状に開口してエッチングマスクと？， Ｇ
ａＡＩＡｓ層２１までとどくようにして，Ｖ字状の溝を
選択エッチングにより形成する。
次いで，溝内にＧａＡＩＡｓ層２４を形成すると， Ｇ
ａＡｓ層２２内にはＧａＡＩＡｓ層２４とのヘテロ界面
において２次元電子ガス（２ＤＥＣ）が生成される。
ａＡｓ層２２内にはＧａＡＩＡｓ層２４とのヘテロ界面
において２次元電子ガス（２ＤＥＣ）が生成される。
この構造においては．選択エッチングの工程において結
晶表面に吸着する酸素，水分或いは炭化物等や３導入さ
れる結晶欠陥により，２次元電子ガスの生成が阻害され
，良質の量子細線の作製は困難であった。
晶表面に吸着する酸素，水分或いは炭化物等や３導入さ
れる結晶欠陥により，２次元電子ガスの生成が阻害され
，良質の量子細線の作製は困難であった。
第３図は他の従来例による量子細線の構造を説明する断
面図である。
面図である。
図において，面指数（００１）を主面に持つＧａＡｓ基
板３１上にＳｉＯ■膜３２を形成し，これを＜１１０＞
方向（紙面に垂直な方向）に平行なストライプ状に開口
して成長マスクとし， ＭＢＥ法又はＭＯＣＶＤ法によ
り， ＧａＡｓ層３３をＧａＡＩＡｓ層３３． ３５で
挟んだ多層膜を開口内に選択成長する。
板３１上にＳｉＯ■膜３２を形成し，これを＜１１０＞
方向（紙面に垂直な方向）に平行なストライプ状に開口
して成長マスクとし， ＭＢＥ法又はＭＯＣＶＤ法によ
り， ＧａＡｓ層３３をＧａＡＩＡｓ層３３． ３５で
挟んだ多層膜を開口内に選択成長する。
選択成長した場合に．成長層の端部に形成される＋１１
１＋ Ｂ面のファセットを利用して，ここに２次元電子
ガスを生成する。
１＋ Ｂ面のファセットを利用して，ここに２次元電子
ガスを生成する。
この｛１１１｝ Ｂ面のファセットを覆って，上記の成
長より低温でＧａＡＩＡｓ層３６を成長する。
長より低温でＧａＡＩＡｓ層３６を成長する。
この場合の過程は，成長条件を選ぶことにより高温成長
では上記ファセットを形成し且つこの」一には成長しな
いが，低温成長ではファセン１・上に成長ずる性質を利
用したものである。
では上記ファセットを形成し且つこの」一には成長しな
いが，低温成長ではファセン１・上に成長ずる性質を利
用したものである。
この例では， ＧａＡｓ層３３とＧａＡＩＡｓ層３６の
界面は成長を中断することな《連続成長により形成でき
るので，量子細線の形成ＬＪ容易であり，特性の良い２
次元電子ガスの生成ができる。
界面は成長を中断することな《連続成長により形成でき
るので，量子細線の形成ＬＪ容易であり，特性の良い２
次元電子ガスの生成ができる。
しかし，基板表面の凹凸が大きいため，電極形成等の素
子形成工程は容易でな《，複数の細線を利用する素子等
の作製は困難である。
子形成工程は容易でな《，複数の細線を利用する素子等
の作製は困難である。
第２図の従来例では，選択エッチングが必要であり，２
度の成長工程により作製する。２次元電子ガスが生成さ
れるＧａＡｓ層２２と２度目に成長ずるＧａＡＩＡｓ層
２４との界面は，エッチング工程と成長の不連続により
不純物の吸着の影響があり，特性不良となりやすい。
度の成長工程により作製する。２次元電子ガスが生成さ
れるＧａＡｓ層２２と２度目に成長ずるＧａＡＩＡｓ層
２４との界面は，エッチング工程と成長の不連続により
不純物の吸着の影響があり，特性不良となりやすい。
第２図及び第３図のいずれの従来例も，素子表面の凹凸
が大きく非実用的な構造である。また平行に多数の量子
細線を集積化する素子作製には困難を伴う。
が大きく非実用的な構造である。また平行に多数の量子
細線を集積化する素子作製には困難を伴う。
本発明は特性の良い２次元電子ガスの生成ができ且つ多
数の量子細線を集積化できる素子構造と製造工程を提供
することを目的とする。
数の量子細線を集積化できる素子構造と製造工程を提供
することを目的とする。
上記課題の解決は
（１）表面に＜１１０＞方向に平行な段差部を有する（
００１）面の半導体基板上に順に成長された，第１の半
導体層，該第１の半導体層より禁制帯幅の小さい第２の
半導体層，該第２の半導体層より禁制帯幅の大きい第３
の半導体層からなる積層構造と，該段差部に形成された
該積層構造端部の（１１１） Ｂ面のファセット上に成
長された該第２の半導体層より禁制帯幅の大きい第４の
半導体層とを有し，該第２の半導体層と該第４の半導体
層とのヘテロ界面において，該第２の半導体層内に２次
元電子ガスが生成された量子細線を有する半導体装置，
或いは （２）表面に＜１１０＞方向に平行な波状の凹凸と該凹
凸」一に該凹凸に平行で且つ該凹凸の周期よりも狭い間
隔で形成された複数の段差を有する半導体基板を用いた
上記（１）記載の半導体装置，或いは（３） ＜０１
−１〉方向に平行な段差部を有する（０１１）面の半導
体基板を用いた上記（１）又は（２）記載の半導体装置
．或いは， （４）半導体基板上にエッチングに対して選択性のある
材料からなる幅の異なる複数のストライプ状の層が順次
下層を覆うように交互に積層されたエッチングマスクを
形成し．該基板を選択エッチングして該基板上に複数の
段差を有する凹凸を形成し，該段差を滑らかにエッチン
グして該基板表面に波状の凹凸を形成する工程と，該基
板上にエッチングに対して選択性のある半導体層を交互
に複数層成長する工程と，該凹凸の凹部に前記工ッチン
グマスクを形成し，該基板を選択エッチングして該基板
上に複数の段差を有する波状の凹凸を形成する工程と，
該基板上に上記（１）又は（２）又は（３）記載の半導
体装置を形成する工程とを有する半導体装置の製造方法
により達成される。
００１）面の半導体基板上に順に成長された，第１の半
導体層，該第１の半導体層より禁制帯幅の小さい第２の
半導体層，該第２の半導体層より禁制帯幅の大きい第３
の半導体層からなる積層構造と，該段差部に形成された
該積層構造端部の（１１１） Ｂ面のファセット上に成
長された該第２の半導体層より禁制帯幅の大きい第４の
半導体層とを有し，該第２の半導体層と該第４の半導体
層とのヘテロ界面において，該第２の半導体層内に２次
元電子ガスが生成された量子細線を有する半導体装置，
或いは （２）表面に＜１１０＞方向に平行な波状の凹凸と該凹
凸」一に該凹凸に平行で且つ該凹凸の周期よりも狭い間
隔で形成された複数の段差を有する半導体基板を用いた
上記（１）記載の半導体装置，或いは（３） ＜０１
−１〉方向に平行な段差部を有する（０１１）面の半導
体基板を用いた上記（１）又は（２）記載の半導体装置
．或いは， （４）半導体基板上にエッチングに対して選択性のある
材料からなる幅の異なる複数のストライプ状の層が順次
下層を覆うように交互に積層されたエッチングマスクを
形成し．該基板を選択エッチングして該基板上に複数の
段差を有する凹凸を形成し，該段差を滑らかにエッチン
グして該基板表面に波状の凹凸を形成する工程と，該基
板上にエッチングに対して選択性のある半導体層を交互
に複数層成長する工程と，該凹凸の凹部に前記工ッチン
グマスクを形成し，該基板を選択エッチングして該基板
上に複数の段差を有する波状の凹凸を形成する工程と，
該基板上に上記（１）又は（２）又は（３）記載の半導
体装置を形成する工程とを有する半導体装置の製造方法
により達成される。
ここで． ＜０１−１〉はＯ，−１． １方向を表す
ものとする。
ものとする。
本発明は多層に重ねた，エッチングに選択性のある複数
のマスクを用いて，エッチングに選択性のある複数の組
成のエビタキシャル層を選択的にエッチングすることに
より，基板表面が全体的に平坦であり，且つ｛１１１｝
Ｂ面のファセット形成のきっかけとして作用する多数
の段差を形成し，ファセット上の成長速度の異方性を利
用してファセット部に２次元電子ガスを生成させるよう
にして．段差に垂直な方向に沿って．１次元的な量子効
果を生ずるようにしたものである。
のマスクを用いて，エッチングに選択性のある複数の組
成のエビタキシャル層を選択的にエッチングすることに
より，基板表面が全体的に平坦であり，且つ｛１１１｝
Ｂ面のファセット形成のきっかけとして作用する多数
の段差を形成し，ファセット上の成長速度の異方性を利
用してファセット部に２次元電子ガスを生成させるよう
にして．段差に垂直な方向に沿って．１次元的な量子効
果を生ずるようにしたものである。
本発明では，量子細線を形成するにあたり，階段状の基
板表面を利用するが，段差を補償するように，予め，基
板に大きなうねりを持つ波状の凹凸を形成することによ
り．段差形成後の基板の全体としての平坦性を確保して
いる。従って，素子形成が容易になり，量子細線を多数
本集積した素子形成が可能となる。
板表面を利用するが，段差を補償するように，予め，基
板に大きなうねりを持つ波状の凹凸を形成することによ
り．段差形成後の基板の全体としての平坦性を確保して
いる。従って，素子形成が容易になり，量子細線を多数
本集積した素子形成が可能となる。
又．結晶成長にはＭＢＥ法やＭＯＣＶｔｌ法を利用でき
｛１１１．１Ｂ面の成長速度の面方位依存性を利用する
ことにより，２次元電子ガスを生成するヘテロ界面を連
続成長により形成できるので，結晶品質が良好である。
｛１１１．１Ｂ面の成長速度の面方位依存性を利用する
ことにより，２次元電子ガスを生成するヘテロ界面を連
続成長により形成できるので，結晶品質が良好である。
（実施例〕
第１図（ａ）〜（ｋ）は本発明の一実施例による量子細
線の構造を工程順に説明する断面回と平面図である。
線の構造を工程順に説明する断面回と平面図である。
この例では， ｒｎＰ／ＩｎＧａＡｓＰヘテロ界面を用
いた量子細線の構造と製法を工程順に説明する。
いた量子細線の構造と製法を工程順に説明する。
■ まず，階段状の基板表面を全体的に平坦化する目的
で，形成しようとする量子細線の間隔り？整数倍を周期
とする＜１１０＞方向に平行な波状の凹凸を形成する（
第１図（ａ）〜（Ｃ））。
で，形成しようとする量子細線の間隔り？整数倍を周期
とする＜１１０＞方向に平行な波状の凹凸を形成する（
第１図（ａ）〜（Ｃ））。
第１図（ａ）において，面指数（００１）を主面に持つ
Ｆｅドープの高抵抗（ＨＲ−）ＩｎＰ基板１上に＜１１
０＞方向に 幅３０μｍ，厚さ２５０ ｎｍのストライブ状のＳｉＯ
■層２を形成し， ＳｉＯ■層２の上を覆ってその両側に細線の間隔ー分く
３０μｍ）だけ広くなるように幅９０μｍ，厚さ２５０
ｎｍのストライプ状のＳｉ３Ｎ４層３を形成し，Ｓｉ
．Ｎ４層３の上を覆ってその両側に細線の間隔囚 分だ
け広くなるように幅１５０μｍ，厚さ２５００Ｍのスト
ライプ状のＳｉ０２層４を形成ずるまでとする。
Ｆｅドープの高抵抗（ＨＲ−）ＩｎＰ基板１上に＜１１
０＞方向に 幅３０μｍ，厚さ２５０ ｎｍのストライブ状のＳｉＯ
■層２を形成し， ＳｉＯ■層２の上を覆ってその両側に細線の間隔ー分く
３０μｍ）だけ広くなるように幅９０μｍ，厚さ２５０
ｎｍのストライプ状のＳｉ３Ｎ４層３を形成し，Ｓｉ
．Ｎ４層３の上を覆ってその両側に細線の間隔囚 分だ
け広くなるように幅１５０μｍ，厚さ２５００Ｍのスト
ライプ状のＳｉ０２層４を形成ずるまでとする。
この後はＳｉ３Ｎ４層とＳｉ０２膜を交互に下層より細
線の分だけ幅を両側に広げて順次被着するが，ここでは
ＳｉＯ■層４を形成するまでとする。
線の分だけ幅を両側に広げて順次被着するが，ここでは
ＳｉＯ■層４を形成するまでとする。
上記のＳｉＯ。膜２／ＳｉＪ４層３／Ｓｉ０２膜４から
なるエンチングマスクは細線の間隔−を隔てて基板上に
多数形成する。
なるエンチングマスクは細線の間隔−を隔てて基板上に
多数形成する。
第１図（ｂ）において．基板の化学エッチングとマス外
の選択エンチングを順に行うことにより基板に階段状の
表面を形成する。
の選択エンチングを順に行うことにより基板に階段状の
表面を形成する。
この際，階段状表面の段差ｄば０．６μｍに形成する。
又，エッチャントは後記第１図（ｆ）による。
第１図（Ｃ）において．拡敗律速の化学エッチング液（
燐酸系エッチャント）により基板をエッチングして，基
板表面の段差がなくなり滑らかになるように形成する。
燐酸系エッチャント）により基板をエッチングして，基
板表面の段差がなくなり滑らかになるように形成する。
■ 次に．基板上のゆるやかな凹凸面に，（１．１１．
＋Ｂ面のファセット形成のきっかけとなる個々の段差を
形成する（第１図（ｄ）〜（ｆ））。
＋Ｂ面のファセット形成のきっかけとなる個々の段差を
形成する（第１図（ｄ）〜（ｆ））。
第１図（ｄ）において，基板表面を清浄化後． ＩｎＰ
層５， ｌｎＧａＡｓＰ層６，ＩｎＰ層７ ， ＴｎＧ
ａＡｓＰ層８，ｒｎＰ層９を順次成長する。層数はマス
クの層故に応してＩｎＰとＩｎＧａＡｓＰを交互に成長
ずる。
層５， ｌｎＧａＡｓＰ層６，ＩｎＰ層７ ， ＴｎＧ
ａＡｓＰ層８，ｒｎＰ層９を順次成長する。層数はマス
クの層故に応してＩｎＰとＩｎＧａＡｓＰを交互に成長
ずる。
ここで， ＩｎＧａＡｓＰはＩｎＰと格子整合する組成
を選び＋ Ｉｎｏ．７ａＧａｏ．ｚｔ八Ｓ０．６Ｐ０
．４ とずる。
を選び＋ Ｉｎｏ．７ａＧａｏ．ｚｔ八Ｓ０．６Ｐ０
．４ とずる。
又，各々のＩｎＰ層とＴｎＧａＡｓＰ層の厚さはそれぞ
？５００ ｎｍ， １００ ｎｍである。
？５００ ｎｍ， １００ ｎｍである。
これらの層は単に基板として働くのみであるから Ｆｅ
等をドープして高抵抗のエビタキシャル層とする。
等をドープして高抵抗のエビタキシャル層とする。
第１図（ｅ）において，第１図（ａ）と同様に，但し形
成する位置を基板の波状周期の１７２ずらしたＳｉＯ■
層ｔｏ／ｓｊ：＋Ｎａ層１１／ｓｉｏ■層１２からなる
エッチングマスクを細線の間隔一を隔てて基板上に多数
形成する。
成する位置を基板の波状周期の１７２ずらしたＳｉＯ■
層ｔｏ／ｓｊ：＋Ｎａ層１１／ｓｉｏ■層１２からなる
エッチングマスクを細線の間隔一を隔てて基板上に多数
形成する。
第１図（ｆ）において， ＳｉＯ■とＳｉ３Ｎ．の選択
エッチング及びＩｎＰとＩｎＧａＡｓＰの選択エッチン
グにより，段差を有し且つ全体的には平坦な表面の基板
を形成することができる。
エッチング及びＩｎＰとＩｎＧａＡｓＰの選択エッチン
グにより，段差を有し且つ全体的には平坦な表面の基板
を形成することができる。
Ｓｉｎ■， ＳｉＪ４， ＩｎＰ， ＩｎＧａＡｓＰの
エッチャントはそれぞれＨＰ， Ｉｌ：＋ＰＯ：＋，
Ｉ＋ＣＬ ＨＮＯ３を主成分とするものを用いた。
エッチャントはそれぞれＨＰ， Ｉｌ：＋ＰＯ：＋，
Ｉ＋ＣＬ ＨＮＯ３を主成分とするものを用いた。
■ 次に，段差部に形成されるファセットを利用して量
子細線を形成する工程について説明する（第１図（員〜
（ｊ））。
子細線を形成する工程について説明する（第１図（員〜
（ｊ））。
第１図（濁において，第１の半導体層とじてｔｌＲ−Ｔ
ｎＰ層１３を段差部に（１１１１ Ｂ面のファセッ１・
が形成されるように基板上全面に成長する（成長温度は
６５０゜Ｃ）。図中に各部の面方位を示す。
ｎＰ層１３を段差部に（１１１１ Ｂ面のファセッ１・
が形成されるように基板上全面に成長する（成長温度は
６５０゜Ｃ）。図中に各部の面方位を示す。
第１図（ｈ）において， ｛１１１｝ Ｂ面のファセ
ット上には成長しない条件（成長温度が６５０’Ｃ以上
）で，第２の半導体層としてｌｎＧａＡｓＰ層Ｉ４と第
３の半導体層として再度１１Ｒ−１ｎＰ層１５を成長ず
る。
ット上には成長しない条件（成長温度が６５０’Ｃ以上
）で，第２の半導体層としてｌｎＧａＡｓＰ層Ｉ４と第
３の半導体層として再度１１Ｒ−１ｎＰ層１５を成長ず
る。
ここで， ＩｎＧａＡｓＰ層１４は活性部となり．エネ
ルギギャンプはＩｎＰより小さい。
ルギギャンプはＩｎＰより小さい。
ｔｌＲ−１ｎＰ層１３とＩｎＧａＡｓＰ層１４とＨＲ−
１ｎＰ層１５の厚さはそれぞれ３００ ｎｍ， ２０
ｎｍ， ３００ ｎｍである。
１ｎＰ層１５の厚さはそれぞれ３００ ｎｍ， ２０
ｎｍ， ３００ ｎｍである。
第１図（ｉ）において，成長温度が比較的に低くて，ｆ
ｌｌ．１）Ｂ面のファセット上にも成長する条件（成長
温度が６２０’Ｃ以下）で５第４の半導体層として厚さ
２ ｎｍのノンドーブＩｎＰ層１６と厚さ３００ｎｍの
Ｓｉドープｎ型（ｎ−）ＩｎＰ層１７を成長ずる。
ｌｌ．１）Ｂ面のファセット上にも成長する条件（成長
温度が６２０’Ｃ以下）で５第４の半導体層として厚さ
２ ｎｍのノンドーブＩｎＰ層１６と厚さ３００ｎｍの
Ｓｉドープｎ型（ｎ−）ＩｎＰ層１７を成長ずる。
ＴｎＧａＡｓｌ’層１４内のＴｎＰ層１６とのヘテロ界
面には２次元電子ガスが生成する。
面には２次元電子ガスが生成する。
第１図（ｉ−２）は円内の拡大図である。
ところで， ６５０’Ｃ前後の成長では第１図（６）
以降？全体の膜厚が段差より小さい場合はファセットの
成長は阻止さるが，膜厚が段差より大きくなるとファセ
ッ１・上にも成長するようになる。
以降？全体の膜厚が段差より小さい場合はファセットの
成長は阻止さるが，膜厚が段差より大きくなるとファセ
ッ１・上にも成長するようになる。
このため，第１図（ｄ）の成長層の膜厚と第１図（局以
降の膜厚を精密に制御することにより，第１図（＋）工
程における２次元電子ガスの生成が可能な構造を得るこ
とができる。
降の膜厚を精密に制御することにより，第１図（＋）工
程における２次元電子ガスの生成が可能な構造を得るこ
とができる。
第１図（ｊ）において５基板上に電極（ゲート又はソー
ス又はドレイン電極等）１８を形成する。
ス又はドレイン電極等）１８を形成する。
第１図（ｋ）は基板上にＡＩゲート電極１８Ｇ， Ａｕ
−Ｇｅソース電極１８Ｓ＋ Ａｕ４ｅドレイン電極１８
０を形成したＦＥＴの平面図である。
−Ｇｅソース電極１８Ｓ＋ Ａｕ４ｅドレイン電極１８
０を形成したＦＥＴの平面図である。
実施例においては，エッチングマスクとしてＳｉＯ■と
Ｓ＋３Ｎａを用いたが， ＳｉＯｚと八１■０３を用い
てもよい。
Ｓ＋３Ｎａを用いたが， ＳｉＯｚと八１■０３を用い
てもよい。
又，実施例ではＩｎＰ／ ＩｎＧａＡｓＰヘテロ界面を
用いた量子細線について説明したが， ＧａＡｓ／Ｇａ
ＡＩＡｓに対しても本発明は適用できる。
用いた量子細線について説明したが， ＧａＡｓ／Ｇａ
ＡＩＡｓに対しても本発明は適用できる。
又，実施例では，選択エッチングを施す成長層としてＩ
ｎＰとＩｎＧａＡｓＰを用いたが， ＧａＡｓとＧａＡ
１八Ｓ或いはＩｎＰとＩｎＡ］ＡｓＰを用いてもよい。
ｎＰとＩｎＧａＡｓＰを用いたが， ＧａＡｓとＧａＡ
１八Ｓ或いはＩｎＰとＩｎＡ］ＡｓＰを用いてもよい。
以上説明したように本発明によれば，
■ 平坦な基板上に量子細線を多数本形成することがで
きる。
きる。
従って，素子形成，特に実用的な素子形成が容易にでき
，量子細線を多数本集積した素子作製が可能となった。
，量子細線を多数本集積した素子作製が可能となった。
■ ２次元電子ガスを生成するペテロ界面を連続成長に
より形成できるので，素子時性が良好である。
より形成できるので，素子時性が良好である。
■ 量子細線の直線性はマスク材料の作製精度に依存す
るが，この精度を高めることによりこれを改良でき，量
子細線の形状精度を高くずることができる。
るが，この精度を高めることによりこれを改良でき，量
子細線の形状精度を高くずることができる。
第１図（ａ）〜（ｋ）は本発明の一実施例による量子細
線の構造を工程順に説明する断面図と平面図，？２図は
従来例による量子細線の構造を説明する断面図， 第３図は他の従来例による量子細線の構造を説明する断
面図である。 図において １は（００１）のＨＲ− １ｎＰ基板 ２，１０はストライプ状のＳｉＯ■層，３ １１はスト
ライプ状のＳｉＪ４層，４ １２はストライプ状のＳｉ
Ｏ■層 ５，７．９はＩｎＰ層， ６ ８はｌｎＧａＡｓＰ層 １３はＨＲ− ＴｎＰ層， １４はＩｎＧａＡｓＰ層 １５ばＩＩＲ４ｎｌ”層， １６はノンドーブＩｎＰ層 １７はｎ−ＴｎＰ層， １８は電極， １８ＧはＡＩゲート電極 １８５はＡｕ−Ｇｅ ソース電極 １８１）はＡｕ−Ｇｅ ドレイン電極台目，（糸） 実湘狭イ？Ｉｌの＋泥図 権 ７酬ｒイの４） 従来例Ｇ所面図 イ亡つ耗袴Ｊ］嗜咋面図 卒３ロ
線の構造を工程順に説明する断面図と平面図，？２図は
従来例による量子細線の構造を説明する断面図， 第３図は他の従来例による量子細線の構造を説明する断
面図である。 図において １は（００１）のＨＲ− １ｎＰ基板 ２，１０はストライプ状のＳｉＯ■層，３ １１はスト
ライプ状のＳｉＪ４層，４ １２はストライプ状のＳｉ
Ｏ■層 ５，７．９はＩｎＰ層， ６ ８はｌｎＧａＡｓＰ層 １３はＨＲ− ＴｎＰ層， １４はＩｎＧａＡｓＰ層 １５ばＩＩＲ４ｎｌ”層， １６はノンドーブＩｎＰ層 １７はｎ−ＴｎＰ層， １８は電極， １８ＧはＡＩゲート電極 １８５はＡｕ−Ｇｅ ソース電極 １８１）はＡｕ−Ｇｅ ドレイン電極台目，（糸） 実湘狭イ？Ｉｌの＋泥図 権 ７酬ｒイの４） 従来例Ｇ所面図 イ亡つ耗袴Ｊ］嗜咋面図 卒３ロ
Claims (4)
- （１）表面に〈１１０〉方向に平行な段差部を有する（
００１）面の半導体基板上に順に成長された、第１の半
導体層、該第１の半導体層より禁制帯幅の小さい第２の
半導体層、該第２の半導体層より禁制帯幅の大きい第３
の半導体層からなる積層構造と、該段差部に形成された
該積層構造端部の ｛１１１｝Ｂ面のファセット上に成長された該第２の半
導体層より禁制帯幅の大きい第４の半導体層とを有し、 該第２の半導体層と該第４の半導体層とのヘテロ界面に
おいて、該第２の半導体層内に２次元電子ガスが生成さ
れた量子細線を有することを特徴とする半導体装置。 - （２）表面に〈１１０〉方向に平行な波状の凹凸と、該
凹凸上に該凹凸に平行で且つ該凹凸の周期よりも狭い間
隔で形成された複数の段差とを有する半導体基板を用い
たことを特徴とする請求項１記載の半導体装置。 - （３）〈０１＾−１〉方向に平行な段差部を有する（０
１１）面の半導体基板を用いたことを特徴とする請求項
１又は２記載の半導体装置。 - （４）半導体基板上にエッチングに対して選択性のある
材料からなる幅の異なる複数のストライプ状の層が順次
下層を覆うように交互に積層されたエッチングマスクを
形成し、該基板を選択エッチングして該基板上に複数の
段差を有する凹凸を形成し、該段差を滑らかにエッチン
グして該基板表面に波状の凹凸を形成する工程と、 該基板上に、エッチングに対して選択性のある半導体層
を交互に複数層成長する工程と、 該凹凸の凹部に前記エッチングマスクを形成し、該基板
を選択エッチングして該基板上に複数の段差を有する波
状の凹凸を形成する工程と、 該基板上に請求項１又は２又は３記載の半導体装置を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910589A JPH02238674A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910589A JPH02238674A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238674A true JPH02238674A (ja) | 1990-09-20 |
Family
ID=13103705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5910589A Pending JPH02238674A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5571376A (en) * | 1994-03-31 | 1996-11-05 | Sharp Kabushiki Kaisha | Quantum device and method of making such a device |
| US5882952A (en) * | 1997-01-07 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including quantum wells or quantum wires and method of making semiconductor device |
-
1989
- 1989-03-10 JP JP5910589A patent/JPH02238674A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5571376A (en) * | 1994-03-31 | 1996-11-05 | Sharp Kabushiki Kaisha | Quantum device and method of making such a device |
| US5882952A (en) * | 1997-01-07 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including quantum wells or quantum wires and method of making semiconductor device |
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