JPH02234263A - マルチプロッセサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 Ｉ．実施例と第１図との対応関係 ■．実施例の構成 ■．実施例の動作 ■，実施例のまとめ ■．発明の変形態様 発明の効果 〔概　要］ 他のプロセッサに処理を依頼することができるマルチプ
ロセッサシステムに関し、 処理効率の低下を抑制することを目的とし、互いに接続
される複数の処理装置を有するマルチプロセッサシステ
ムにおいて、処理装置のそれぞれは、他の処理装置から
出力される処理の依頼を示す依転信号と、依頼先の処理
装置から出力される依鯨した処理の終了を示す終了信号
とを検出する検出手段を備え、依頼元の処理装置は依頼
先の処理装置に依顧を行なった後、検出手段で依頼信号
と終了信号の何れかを検出して動作するように構成され
る。

〔産業上の利用分野〕

本発明は、他のプロセッサに処理を依頼することができ
るマルチプロセッサシステムに関するものである。

〔従来の技術〕

近年、情報量の増大に伴い、複数のプロセッサを備えて
並列に処理を行なうマルチプロセッサシステムの運用が
増えている。

第５図にマルチプロセッサシステムの構成を示す。図に
示したマルチプロセッサシステムは、主記憶装置５０１
．２つの入出力制御部５６１およ？５６３．２つのディ
スク装置５４１および５４２，２つの端末装置５４５お
よび５４６．命令を検出して処理する２つの命令制御部
（ｒＰＵ）５２０，，５２０■，上述した装置間の通信
を制御するシステム制御部（ＳＰＵ）５１０を備える。

これら（７）ＳＰＵ５１０および２”ｌ７）ＩＰＵ５２
０．，５２０■がこのマルチプロセッサシステムのプロ
セッサである。

主記憶装置５０１と２つの入出力制御部５６１５６３お
よび２つのｒＰＵ５２０＋　，５２０２間の通信は必ず
ＳＰｔＪ５　１　０を介して行なわれる。

ＳＰＵ５１０，２つのＩＰＵ５２０．　　　５２０２は
主記憶装置５０１に接続されている。２つの入出力制御
部５６１，５６３はＳＰＵ５１０に接続されている。２
つのディスク装置５４１，５４２は入出力制御部５６１
に接続され、２つの端末装置５４５．５４６は人出力制
御部５６３に接続されている。

以下、このようなマルチプロセッサシステムにおけるＩ
ＰＬＪ５２０＋　，５２０ｚの制御手順を説？する。

まず、Ｉ　ＰＵ５　２　０ｔが動作状態でＩＰＵ５２０
■が停止状態の場合を考える。第６図にＩＰＵ５２０，
，ＩＰＵ５２０■およびＳＰＵ５１０の動作を示す。

まず、Ｉ　ＰＵ５　２　０，は、例えば端末装置５４５
からディスク装置５４１への入出力起動命令を検出する
と、ＩＰＵ５２０．内部に処理コード（入出力装置起動
命令コード）をセットする（第６図■）。また、ＳＰＵ
５　１　０に対して処理要求を行なう（第６図■）。こ
こで、ｒＰＵ５２０，はＳＰＵ５１０からの制御を受け
付ける（依転した処理が終了したことを通知される終了
通知を受け付ける）ために停止状態となる。このＩ　Ｐ
Ｕ５　２０．からの処理要求に応じてＳＰＵ５　１　０
に割り込みが発生する（第６図■）。

ＳＰＵ５　１　０はＴＰＵ５２０１から処理要求が行な
われたことを判定すると、ディスク装置５４１への入出
力装置起動命令であることを判断する（第６図■）。Ｓ
ＰＵ５　１　０は、どの入出力装置？対する起動である
かを判別し、ディスク装置５４１を起動する（第６図■
〜■）。ＳＰＵ５　１　０において要求された処理が終
了するとコンディションコード（ＣＣ）が入出力制御部
５６１から返送され、動作状態に移行してＩ　ＰＵ５　
２　０１が要求する処理が終了する（第６図■〜＠）。

次に、ＩＰＵ５２０＋がＳＰＵ５１０に処理要求を行な
っている間にＩ　ＰＵ５　２　０■からｒＰＵ５２０，
に対して処理要求が発生する場合を考える。第７図にＩ
ＰＵ５２０．，ＩＰＵ５２０２およびＳＰＵ５　１　０
の動作を示す。

ＩＰＵ５２０■は、ｒＰＵ５２０．が行なう処理要求を
検出すると（第７図（１））　、Ｓ　Ｐ−Ｕ５　１　０
に処理要求を行なって停止状態になる（第７図（２）〜
（５））。このｒＰＵ５２０ｚからの処理要求は、ＩＰ
Ｕ５２０．が停止状態のため、Ｉ　ＰＵ５　２　０が動
作状態に移行してから実行される（第７図■）。Ｉ　Ｐ
Ｕ５　２　０■はＩ　ＰＵ５　２　０１がＴＰＵ５２０
■から要求された処理を終了すると動作状態になる（第
７図（６））。

？のように、Ｉ　Ｐ　Ｕ　５　２　０　＋およびＩ　Ｐ
Ｕ５　２０■においては、要求した処理の終了が通知さ
れるまで停止状態となり、終了通知に応じて動作状態に
移行し、次の命令を実行していた。

？発明が解決しようとする課題］ ところで、上述した従来のマルチブロセ・ンサシステム
にあっては、ＩＰＵ５２０．はＳＰＵ５　１０に処理を
要求すると停止状態になる。この間にＩＰＵ５２０．か
らＩ　ＰＵ５　２　０，に処理を要求すると、ｒＰＵ５
２０■はＩＰＵ５２０．が動作状態になるまで待たされ
るので、次の命令を実行するまでに時間を要し、マルチ
プロセッサシステムの処理効率が低下するという問題点
があった。

本発明は、このような点にかんがみて創作されたもので
あり、処理効率の低下を抑制するようにしたマルチプロ
セッサシステムを提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のマルチプロセッサシステムの原理ブ
ロック図である。

図において、本発明のマルチプロセッサシステムは、互
いに接続される複数の処理装置１１１を備える。

処理装置１１１のそれぞれは、他の処理装置（１１１か
ら出力される処理の依頼を示す依頼信号と、依頬先の処
理装置１１１から出力される依頓した処理の終了を示す
終了信号とを検出する検出手段１１３を備える。

従って、全体として、依鯨元の処理装置１１１は依頼先
の処理装置１１１に依頬を行なった後、検出手段１１３
で依頼信号と終了信号の何れかを検出して動作するよう
に構成されている。

〔作　用〕

依頼元の処理装置１１１は、依頼先の処理装置１１１に
依頬信号を送信する。

依頼先゛の処理装置１１１は、この依鯨信号を検出手段
１１３で検出すると、依頼された処理を開始する。依頼
された処理を終了すると依鯨元の処理装置１１１に終了
信号を送信する。

依頬元の処理装置１１１は、依頼先の処理装置１１１に
処理を依転ずると、自装置の検出手段１工３を監視する
。検出手段１１３に依頼信号を検出すれば、他の処理装
置１１１から依頼される処理を行なう。終了信号を検出
すれば、依頼先における処理が終了したことが通知され
る。

本発明にありでは、処理装置１１１は、他の処理装置１
１１に処理を依頼中であっても、自装置の検出手段１１
３で依転信号あるいは依頼した処理の終了信号の何れか
を検出し、検出に応じた動作を行なうので、処理効率の
低下を抑制することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるマルチプロセッサ
システムの構成を示す。

？ ここで、本発明の実施例と第１図との対応関係を示して
おく。

処理装置１１１は、ＳＰＵ２１０，ＩＰＵ２２０，，Ｉ
ＰＵ２２０■に相当する。

検出手段１１３は、割込設定レジスタ２１５処理要求レ
ジスタ２２１，，処理要求レジスタ２２１２に相当する
。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

Ｕ，　　　　　（月１底 第２図は、マルチプロセッサシステムに使用されるプロ
セッサのＳＰＵ２１０，２つのＩ　ＰＵ２２０，，ＩＰ
Ｕ２２０！の構成を示す．マルチプロセッサシステムの
全体の構成は第５図を参照する。マルチプロセッサシス
テムはＳＰＵ２　１　０およびｎ個のＩ　ＰＵ２　２　
０で構成されるが、簡単に？るため第２図にはＳＰｔＪ
２　］．０．２つ（７）ＩＰＵ２２０＋，ＩＰＵ２２０
■を示す。

第２図において、ＳＰＵ２１０は、ＳＰＵ２　１０に処
理要求を送信しているＩ　ＰＵ２　２　０を判定するた
めの割込設定レジスタ２１３，要求される処理を示す処
理コードを格納する処理コード格納部２１５を備える。

また、ＩＰＵ２２０，は、ＳＰＵ２１０およびｎ個のＩ
　ＰＵ２　２　０の何れかがＩＰＵ２２０，に処理を要
求しているのかを判定するための処理要求レジスタ２２
１．，要求される処理を示す処理コードを格納する処理
コード格納部２２３１を備える。同様にＩＰＵ２２０■
は、処理要求レジスタ２２１■．処理コード格納部２２
３■を備える。

皿一ｊ○１汁ｑμ戸Ｙ 第３図（ａ）は処理要求レジスタ２２１の詳細を示す。

処理要求レジスタ２２１は、マルチプロセッサシステム
を構成するｎ個のＩＰＵ２２０およびＳＰＵ２　１　０
のそれぞれに対応する（ｎ＋１）ビットのレジスタであ
る。動作に先立って（初期リセット時）、例えば各ビッ
トにはデータＩＩ　Ｏ　Ｉ＋が格納されているものとす
る。

第３図（ｂ）は割込設定レジスタ２１３の詳細を示す。

割込設定レジスタ２１３は、マルチプロセッサシステム
を構成するｎ個のＴＰＵ２２０のそれぞれに対応するｎ
ビットのレジスタである。

動作に先立って、例えば各ビットにはデータ″０゛が格
納されているものとする。

第３図（ｃ）は、処理コード格納部２１５および処理コ
ード格納部２２３の構成を示し、マルチプロセッサシス
テムを構成するｎ個のｒＰＵ２２０およびＳＰＵ２　１
　０のそれぞれに対応する領域から構成される。

また、第４図にＳＰＵ２１０，２つ（７）ｒＰＵ２２０
．，２２０２の制御手順を示す。

以下、第２図乃至第５図を参照する。

まず、ＩＰＴＪ２２０＋　は例えばディスク装置５４１
への入出力装置起動命令を検出すると、ＩＰＵ２２０．
にある処理コード格納部２２３．の（ロ）に処理コード
（入出力装置起動命令コード）をセットする（第４図■
）。次に、ＩＰＵ２２０はＳＰＵ２１０に対して処理要
求を行なう（第４図■）。この処理要求は、ＳＰＵ２　
１　０にある割込設定レジスタ２１３のＩ　ＰＵ２　２
　０，に対応するビット（第１ビット）を“１゛′にし
てなされる。

Ｉ　Ｐ　Ｕ　２　２　０　＋　は、ＳＰＵ２１０に処理
要求を行なうと、処理要求レジスタ２２１１に他のＩＰ
Ｕ２２０およびＳＰＵ２１０からの処理要求の有無を監
視する（第４図■）。

ＳＰＬＩ２　１　０は、割込設定レジスタ２１３を監視
しており、“′１”のビットを検出するとどのＩＰＵ２
２０から割り込み処理の要求がなされているかを判断す
る。割込設定レジスタ２１３の第１ビットが“１”にな
ることによりＩＰＵ２２０からＳＰＵ２　１　０に対し
て割り込みが発生する（第４図１）。

ＳＰＵ２　１　０はＩＰＵ２２０，からの割り込み発生
を検知すると割込設定レジスタ２１３の第１ビットを“
′０゛″にすると共に、Ｉ　ＰＵ２　２　０＋　にある
処理コード格納部２２３１のＩ　Ｐ　Ｕ　２　２　０　
＋に対応ずる領域にセットされている処理コードを読み
出して処理内容を解析する（第４図２）。解析の結果、
この命令がディスク装置５４１０入出力装置起動命令で
あることを認識して入出力処理を開始する（第４図３）
。

まず、図示しないチャネルインタフェースに、入出力す
るデータをセットする（第４図４）。次にどのチャネル
装置に対して起動をかけるのかを判断する（第４図８）
。どのチャネル装置であるかの判断が終了すると、その
チャネル装置を起動する（第４図９）。入出力処理が終
了するとチャネル装置が動作の終了状態を通知するコン
ディションコード（ＣＣ）をＴＰＵ２２０＋　にセット
する（第４図１０）。

ＳＰＵ２　１　０は、ＩＰＵ２２０＋からの処理要求が
終了すると、ＩｐＵ２　２　０＋内の処理要求レジスタ
２２ｌ１のＳＰＵ２　１　０に対応する第１ビットを“
ビにセットし、処理コード格納部２２？１のＳＰＵ２　
１　０に対応する領域に終了コードをセットして入出力
装置起動命令終了を通知する（第４図１１）。

ＩＰＵ２２０＋　は、処理要求レジスタ２２１１を監視
して第１ビットが“゜１”であることを検出し，ＩＰＵ
２２０＋の処理コード格納部２２３１のＳＰＵ２　１　
０に対応する領域に格納されている処理コードから入出
力装置起動命令終了を認識する。

ここで、ＩＰＵ２２０．からＳＰＵ２１０へ上述したよ
うな処理要求がなされ、ＳＰＵ２　１　０がら終了コー
ドがセットされる前にＩＰＵ２２０■からＩＰＵ２２０
．への処理要求が発生する場合を以下に説明する。

ＩＰＵ２２０２は、例えば端末装置５４６からＩＰＵ２
２０．に行なわせる処理要求を検出する（第４図（１）
）。ＩＰＵ２２０■は処理コード格納部２２３ｔのＩＰ
Ｕ２２０■に対応する領域に■ＰＵ２　２　０，に対す
る処理コードをセットする。

次にＳＰＵ２　１　０にある割込設定レジスタ２１３？
ｒＰＵ２２０■に対応するビット（第２ビット）を“１
″にしてＳＰＵ２　１　０に対して割り込みを行なう（
第４図（２），第４図５）。

ＳＰＬＪ２１０は、割込設定レジスタ２１３を監視して
おり、第２ビットが“１”になったことを検出する。Ｓ
ＰＵ２１０は、ＩＰＵ２２０■から割り込みが発生した
ことを検知すると第２ビットを“０”にし、ＩＰＵ２２
０■の処理コード格納部２２３！内のｒｐｕ２２ｏｚに
対応する領域にセットされている処理コードを読み出し
てＩＰＵ２２０１内の処理コード格納部２２３１のＩＰ
Ｕ２２０■に対応する領域にセットする（第４図７）。

更に、処理要求レジスタ２２１，の第３ビットを“１゜
゛にする。

Ｉ　ＰＵ２　２　０．は、処理要求レジスタ２２１に、
他のＩＰＵ２２０およびＳＰＵ２　１　０からの処理要
求の有無を監視している（第４図■）。■ＰＵ２２０．
は、第３ビットが゛′１゜゛であればｌＰｔＪ２２０■
から処理要求有りと判断し（第４図■）、この第３ビッ
トを“０”にすると共に処理？ード格納部２２３ｌのＩ
ＰＵ２２０！に対応する領域にセットされている処理コ
ードにしたがって処理を実行する（第４図■）。

ＩＰＵ２２０１　は、ＩＰＵ２２０■からの処理を終了
すると図示しない終了フラグ格納部に処理終了フラグを
セットする（第４図■）。ＴＰＵ２２０■は、この終了
フラグを監視しており（第４図（３））、終了フラグが
セットされれば次の命令の処理に進む。

こうして、ＩＰＵ２２０２から要求された処理が終了す
る。

ＩＰＵ２　２　Ｌ　は、ＩＰ０２２０ｚから要求された
処理が終了すると、処理要求レジスタ２２１を監視して
他のＩ　ＰＵ２　２　０およびＳＰＵ２　１０からの処
理要求の有無を監視する（第４図■）。

Ｉ　ＰＵ２　２　０，がＴＰＵ２２０■からの処理実行
中に、ＳＰＵ２　１　０はＩ　ＰＵ２　２　０，がら依
転された処理を終了する。この終了に応じてＳＰＵ２１
０は処理要求レジスタ２２１１の第１ビットを“１′゜
にして終了コードをセットしている。Ｉ？Ｕ２　２　０
，は、ＴＰＵ２２０■からの処理が終了すると処理要求
レジスタ２２１Ｉを監視して第１ビットが゛′１”であ
ることを検出する。更に、Ｉ　ＰＵ２　２　０＋　の処
理コード格納部２２３．のＳＰＵ２１０に対応する領域
に格納されている処理コードから入出力装置起動命令終
了を知り、次の命令処理に進む（第４図■）。

また、処理要求レジスタ２２１．，２２１■および割込
設定レジスタ２１３の監視は、第１ビットからなされ、
これによって処理を依頼するＳＰＵ２１０およびｎ個の
ＩＰＵ２１０の優先順位が決定されている。

■．　　　　の　とめ このようにして、ＳＰＵ２１０に割込設定レジスタ２１
３を設けて、ＩＰＵ２２０のそれぞれが割込設定レジス
タ２１３の自装置に対応するビットデータを“１″にす
ることにより、ＳＰＵ２１０にＩＰＵ２２０からの割り
込みの発生を通知し、ＩＰＵ２２０のそれぞれに処理要
求レジスタ２２１を設けてＳＰＵ２　１　０に依鯨した
処理の終了を受信している． 従って、ＩＰＵ２２０が動作中でも処理要求レジスタ２
２１にＳＰＵ２　１　０からの処理終了を受信できるの
で、ＩＰＵ２２０を停止することなくシステムを運用す
ることができ、マルチプロセッサシステムの処理効率の
低下を抑制することが可能となる。

Ｖ　　　　　Ｂ　の　・　ノ　詮 なお、上述した本発明の実施例にあっては、マルチプロ
セッサシステムを構成するｎ個のＩＰＵ２１０のそれぞ
れに対応するビット数の割込設定レジスタ２１３（ｎ個
のＩ　ＰＵ２　２　０およびＳＰＵ２１０のそれぞれに
対応するビット数の処理要求レジスタ２２１）を備えた
ものであったが、各装置のアドレスを書き込むようにし
て各プロセッサを識別するものであっても良い。

また、実施例はＩＰ０２２０間の通信をＳＰＵ２１０を
介して制御するものであったが、ＩＰＵ２２０を直接接
続したものであっても良い。

更に、ｒｌ．実施例と第１図との対応関係Ｊにおいて、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはな？、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、処理装置は、他の処
理装置に処理を依顧中であっても、検出手段で依転信号
あるいは依頬した処理の終了信号の何れかを検出し、検
出に応じた動作を行なうので、処理効率の低下を抑制す
ることができ、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサシステムの原理ブロ
ック図、 第２図は本発明の一実施例によるマルチプロセッサシス
テムの構成ブロック図、 第３図（ａ）は処理要求レジスタの説明図、第３図（ｂ
）は割込設定レジスタの説明図、第３図（ｃ）は処理コ
ード格納部の説明図、第４図は実施例の動作の説明図、 第５図はマルチプロセッサシステムの構成図、第６図は
従来例の動作の説明図、 第７図は従来例の動作の説明図である．図において、 １１１は処理装置、 １１３は検出手段、 ２１０．５１０はｓｐｕ， ２１３は割込設定レジスタ、 ２１５は処理コード格納部、 ２２０，５２０はＩＰＵ， ２２１は処理要求レジスタ、 ２２３は処理コード格納部、 ５０１は主記憶装置、 ５４１，５４２はディスク装置、 ５４５，５４６は端末装置、 ５６１，５６３は人出方制御部である。 ｌＩ１ ”２ ”３ “４ １′１ １ｌ２ ”３ １＋４ 本発明の原理ブロック図 第 図 （ａ） （Ｃ） 第゛ 図 第 図 ＩＰ［Ｉ２２０． ＩＰＩＪＺ２０ｚ ＳＰＵ２１０ 第 図 マｌレケフｔ１二−ｌブ／ステム９ａべ仁］ｌＰＵ５２
０ ＩＰＩＪ５２０２ ＳＰＵ５１０

Claims (1)

【特許請求の範囲】
1. （１）互いに接続される複数の処理装置（１１１）を有
   するマルチプロセッサシステムにおいて、前記処理装置
   （１１１）のそれぞれは、 他の処理装置（１１１）から出力される処理の依頼を示
   す依頼信号と、依頼先の処理装置（１１１）から出力さ
   れる依頼した処理の終了を示す終了信号とを検出する検
   出手段（１１３）を備え、依頼元の処理装置（１１１）
   は依頼先の処理装置（１１１）に依頼を行なった後、前
   記検出手段（１１３）で前記依頼信号と前記終了信号の
   何れかを検出して動作するように構成したことを特徴と
   するマルチプロセッサシステム。