JPH02232754A - 記憶装置のアドレス交替方式 - Google Patents
記憶装置のアドレス交替方式Info
- Publication number
- JPH02232754A JPH02232754A JP1054651A JP5465189A JPH02232754A JP H02232754 A JPH02232754 A JP H02232754A JP 1054651 A JP1054651 A JP 1054651A JP 5465189 A JP5465189 A JP 5465189A JP H02232754 A JPH02232754 A JP H02232754A
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- JP
- Japan
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- address
- signal
- memory element
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 12
- 102100034033 Alpha-adducin Human genes 0.000 abstract 1
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 abstract 1
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 2
- 101100322581 Caenorhabditis elegans add-1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶装置のアドレス交替方式に関し、特に（デ
ータ幅）×（アドレス深さ）のメモリ素子アレイを備え
た記憶装置Ｋおけるデータ行ととＫ制御可能なアドレス
交替方弐ＫＩＪＡする。
ータ幅）×（アドレス深さ）のメモリ素子アレイを備え
た記憶装置Ｋおけるデータ行ととＫ制御可能なアドレス
交替方弐ＫＩＪＡする。
（従来の技術）
従来、（データ幅）×（アドレス深さ）のメモリ素子ア
レイを備えた記憶装置では、第４図のブロック図Ｋ示す
一例のように、（データ幅Ｎ行）×（アドレス深さＭ列
）のメモリ素子アレイ４１のすべてのメモリ素子に信号
線４０１を介して共通Ｋ同じアドレス信号ＡＤＤが入力
され、Ｎ行の各メモリ素子行に対してＮビットの入力デ
ータ信号ＤＩ，，ＤＩ冨〜Ｄｌｌ，および出力データ信
号Ｄ Ｏ ｓ ｙ Ｄ Ｏ Ｈ〜Ｄ Ｏ ＆が得られ
るように接続されて構成されている。
レイを備えた記憶装置では、第４図のブロック図Ｋ示す
一例のように、（データ幅Ｎ行）×（アドレス深さＭ列
）のメモリ素子アレイ４１のすべてのメモリ素子に信号
線４０１を介して共通Ｋ同じアドレス信号ＡＤＤが入力
され、Ｎ行の各メモリ素子行に対してＮビットの入力デ
ータ信号ＤＩ，，ＤＩ冨〜Ｄｌｌ，および出力データ信
号Ｄ Ｏ ｓ ｙ Ｄ Ｏ Ｈ〜Ｄ Ｏ ＆が得られ
るように接続されて構成されている。
（発明が解決しようとする課題）
上述した従来の記憶装置では、メモリ素子アレイＫ対す
る入出力信号接続が固定されているので、メモリ素子に
固定的障害が発生した際Ｋは、その障害を起したメモリ
素子を交換修埋しなければならないという欠点がある。
る入出力信号接続が固定されているので、メモリ素子に
固定的障害が発生した際Ｋは、その障害を起したメモリ
素子を交換修埋しなければならないという欠点がある。
また、一般的なＳＥＣ一ＤＥＤ（１エラー訂正−２エラ
ー検出）のエラー訂正方式を採用している場合でも、次
に発生する他のメモリ障害に備えて固定的障害が発生し
たメモリ素子は交換修理する必要があるという欠点があ
る。
ー検出）のエラー訂正方式を採用している場合でも、次
に発生する他のメモリ障害に備えて固定的障害が発生し
たメモリ素子は交換修理する必要があるという欠点があ
る。
しかしながら、記憶装置の障害Ｋ対しては修理しないで
も容易Ｋ救済処置できることが要求されている。
も容易Ｋ救済処置できることが要求されている。
本発明の目的は、データ幅Ｎ行×アドレス深さＭ列のメ
モリ素子アレイを有する記憶装置Ｋおいて、Ｎ行のメモ
リ素子行ごとくアドレス選択信号の内の少なくとも１ビ
ットを反転入力するか否かの制御を行うことによって上
記欠点を除去し、記憶装置の障害Ｋ対しても修理せずＫ
救済することができるようＫ構成した記憶装置のアドレ
ス交替方式を提供することＫある。
モリ素子アレイを有する記憶装置Ｋおいて、Ｎ行のメモ
リ素子行ごとくアドレス選択信号の内の少なくとも１ビ
ットを反転入力するか否かの制御を行うことによって上
記欠点を除去し、記憶装置の障害Ｋ対しても修理せずＫ
救済することができるようＫ構成した記憶装置のアドレ
ス交替方式を提供することＫある。
（課題を解決するための手段）
本発明Ｋよる記憶装置のアドレス交替方式はメモリ素子
アレイと、第１の複数個の排他的論理和ゲートとを具備
して構成したものである。
アレイと、第１の複数個の排他的論理和ゲートとを具備
して構成したものである。
メモリ素子アレイは、（データ幅が第１の複数行）×（
アドレス深さ力ｔ第２のｖＩ数列）よシ成るものである
。
アドレス深さ力ｔ第２のｖＩ数列）よシ成るものである
。
第１の複数個の排他的論理和ゲートは、メモリ素子のア
レイの各行Ｋ対応し、反転対象アドレス信号およびアド
レス反転指示信号を排他的論理和演算Ｋより入力するた
めのものである。
レイの各行Ｋ対応し、反転対象アドレス信号およびアド
レス反転指示信号を排他的論理和演算Ｋより入力するた
めのものである。
（実施例）
次Ｋ，本発明Ｋついて図面を参照して説明する。
第１図は、本発明による記憶装置のアドレス交替方式の
一実施列を示すブロック図である。
一実施列を示すブロック図である。
第１図Ｋおいて、１１はメモリ素子アレイ、１２〜１４
はそれぞれ排他的論理和ゲートである。
はそれぞれ排他的論理和ゲートである。
第１図において、信号線１０１上の反転対象外アドＶス
信１号Ａ３ＤＤ．は（データ＠Ｎ行）Ｘ（７ドレス深さ
Ｍ列）のメモリ素子アレイ１１のすべてのメモリ素子Ｋ
共通Ｋ入力されている。信号線１０２上の反転対象アド
レス信号ＡＤＤ，１は、Ｎ行の各メモリ素子行に対応し
たＮビットのアドレス反転指示信号Ｘ．，Ｘ．〜ＸＮの
内の１ビットとともに、アドレス反転を行う排他的論理
和ゲート１２〜１４Ｋ入力されている。Ｎビットのアド
レス反転を行う排他的論理和ゲート１２〜１４の出力信
号および信号線１０６〜１０８上のＮビットの入力デー
タ信号ＤＩ．，ＤＩ．〜ＤＩＭがともＫＮ行の対応する
各メモリ素子行に入力され、信号線１０９〜１１１上の
出力データ信号ＤＯ，ＤＯ１〜ＤＯＮがＮ行の対応する
各メモリ素子行から出力されて、記憶装置のアドレス交
替方式が構成されている。
信１号Ａ３ＤＤ．は（データ＠Ｎ行）Ｘ（７ドレス深さ
Ｍ列）のメモリ素子アレイ１１のすべてのメモリ素子Ｋ
共通Ｋ入力されている。信号線１０２上の反転対象アド
レス信号ＡＤＤ，１は、Ｎ行の各メモリ素子行に対応し
たＮビットのアドレス反転指示信号Ｘ．，Ｘ．〜ＸＮの
内の１ビットとともに、アドレス反転を行う排他的論理
和ゲート１２〜１４Ｋ入力されている。Ｎビットのアド
レス反転を行う排他的論理和ゲート１２〜１４の出力信
号および信号線１０６〜１０８上のＮビットの入力デー
タ信号ＤＩ．，ＤＩ．〜ＤＩＭがともＫＮ行の対応する
各メモリ素子行に入力され、信号線１０９〜１１１上の
出力データ信号ＤＯ，ＤＯ１〜ＤＯＮがＮ行の対応する
各メモリ素子行から出力されて、記憶装置のアドレス交
替方式が構成されている。
第２図は、ｆｉＩｃ１図Ｋ示した本発明Ｋよる記憶装置
のアドレス交替方式の一実施列の第１行の１データ行分
の詳細例を示すプ日ツク図である。第２図Ｋおいて、２
０はメモリ素子群、２１は排他的論理和ゲード、２２〜
！４はそれぞれメモリセルである。第ｌ図ＫおけるＮ行
の各メモリ素子行は、第２図に示すようｋ構成される。
のアドレス交替方式の一実施列の第１行の１データ行分
の詳細例を示すプ日ツク図である。第２図Ｋおいて、２
０はメモリ素子群、２１は排他的論理和ゲード、２２〜
！４はそれぞれメモリセルである。第ｌ図ＫおけるＮ行
の各メモリ素子行は、第２図に示すようｋ構成される。
すなわち、アドレス深さＭ列分のＭ個のメモリ素子群２
０Ｋ対して、信号４１１０１上の反転対徽外アドレス信
号ＡＤＤＫを入力し、さらに信号線１０２上の反転対象
アドレス信号ＡＤＤオ１、および信号線２０２上のアド
レス反転指示信号Ｘｓ を入力とするアドレス反転用の
排他的論理和ゲート２１の出力信号を入力している。こ
れをもとＫ１メモリ素子群１０ては信号線２０３からデ
ータ信号ＤＩ，を入力して、信号線２０４上へデータ信
号ＤＯｌを出力している。
０Ｋ対して、信号４１１０１上の反転対徽外アドレス信
号ＡＤＤＫを入力し、さらに信号線１０２上の反転対象
アドレス信号ＡＤＤオ１、および信号線２０２上のアド
レス反転指示信号Ｘｓ を入力とするアドレス反転用の
排他的論理和ゲート２１の出力信号を入力している。こ
れをもとＫ１メモリ素子群１０ては信号線２０３からデ
ータ信号ＤＩ，を入力して、信号線２０４上へデータ信
号ＤＯｌを出力している。
第１図および第２図に示すようＫ％Ｎ行の各メモリ素子
行Ｋ対応した信号線１０３，１０４，２０２，１０６上
のＮビットのアドレス反転指示信号ｘｔ ｅ Ｘｓ
ｅ Ｘ ｌ ｔ Ｘ Ｈは信号線１０２上の反転アド
レス信号ＡＤＤｘが１として入力されたビットＫ対応し
たメとモ゛リ゜素子行に対しては反転され、０として入
力され九ビットに対応したメモリ素子行に対しては反転
されずＫ入力される。
行Ｋ対応した信号線１０３，１０４，２０２，１０６上
のＮビットのアドレス反転指示信号ｘｔ ｅ Ｘｓ
ｅ Ｘ ｌ ｔ Ｘ Ｈは信号線１０２上の反転アド
レス信号ＡＤＤｘが１として入力されたビットＫ対応し
たメとモ゛リ゜素子行に対しては反転され、０として入
力され九ビットに対応したメモリ素子行に対しては反転
されずＫ入力される。
第８図は、第１図に示した本発明忙よる記憶装置のアド
レス交替方式の一実施列において、反転対象外アドレス
信号ＡＤＤＩおよび反転対象アドレス信号ＡＤＤズと記
憶データＤＩ ｙ Ｄ！〜Ｄ｝．．１，Ｄｉ＝Ｄｉ＋
１〜ＤＨとの関係を示す真理値を表わす説明図である。
レス交替方式の一実施列において、反転対象外アドレス
信号ＡＤＤＩおよび反転対象アドレス信号ＡＤＤズと記
憶データＤＩ ｙ Ｄ！〜Ｄ｝．．１，Ｄｉ＝Ｄｉ＋
１〜ＤＨとの関係を示す真理値を表わす説明図である。
第８図（ＪＬ）は、アドレス反転指示信号Ｘ１〜ｘＨが
すべて０のときの説明図である。すなわち、第８図（＆
）はＮ行の各メモリ素子行のすべてに対して、反転対像
アドレス消号ＡＤＤ を反転しないで入力するときの
反転対Ｘ 象外アドレス信号ＡＤＤｔ および反転対象アドレス信
号ＡＤＤｘと、記憶データＤＩ＋Ｄ１〜Ｄ｝−ｉｔ ｔ
Ｄ ｌ ， Ｄ Ｉ＋ｉ〜ＤＮとの関係を示すものであ
る。
すべて０のときの説明図である。すなわち、第８図（＆
）はＮ行の各メモリ素子行のすべてに対して、反転対像
アドレス消号ＡＤＤ を反転しないで入力するときの
反転対Ｘ 象外アドレス信号ＡＤＤｔ および反転対象アドレス信
号ＡＤＤｘと、記憶データＤＩ＋Ｄ１〜Ｄ｝−ｉｔ ｔ
Ｄ ｌ ， Ｄ Ｉ＋ｉ〜ＤＮとの関係を示すものであ
る。
第３図（ｂ）は、アドレス反転指示信号Ｘ１〜ｘＮの内
の第ｌ行の１メモリ素子行に対応したアドレス反転指示
信号Ｘｉのみが１で、他のアドレス反転指示信号Ｘ１〜
Ｘ １．．− １ ，Ｘ １−１〜ｘＮがすべて０のと
きの説明図である。すなわち、第８図（ｂ）はＮ行の各
メモリ素子行の内の第Ｉ行の１記憶データＤｌを記憶す
るメモリ素子行Ｋ対してのみ、反転対象アドレス信号Ａ
ＤＤｘを反転して入力し、他の記憶データＤ１ ．Ｄ．
〜Ｄ ｉ −１ ｔ Ｉ）ｔ＋ｔ〜ＤＨを記憶するメモ
リ素子行に対しては反転対象アドレス信号ＡＤＤエを反
転しないで入力するときの反転対象外アドレス信号ＡＤ
Ｄ．および反転対象アドレス信号ＡＥ）ＤＸと、記憶デ
ータＤ！Ｄ８〜Ｄドｘ ，Ｄｌ−Ｄｉ＋ｔ〜ＤＮの関
係を示すものである。
の第ｌ行の１メモリ素子行に対応したアドレス反転指示
信号Ｘｉのみが１で、他のアドレス反転指示信号Ｘ１〜
Ｘ １．．− １ ，Ｘ １−１〜ｘＮがすべて０のと
きの説明図である。すなわち、第８図（ｂ）はＮ行の各
メモリ素子行の内の第Ｉ行の１記憶データＤｌを記憶す
るメモリ素子行Ｋ対してのみ、反転対象アドレス信号Ａ
ＤＤｘを反転して入力し、他の記憶データＤ１ ．Ｄ．
〜Ｄ ｉ −１ ｔ Ｉ）ｔ＋ｔ〜ＤＨを記憶するメモ
リ素子行に対しては反転対象アドレス信号ＡＤＤエを反
転しないで入力するときの反転対象外アドレス信号ＡＤ
Ｄ．および反転対象アドレス信号ＡＥ）ＤＸと、記憶デ
ータＤ！Ｄ８〜Ｄドｘ ，Ｄｌ−Ｄｉ＋ｔ〜ＤＮの関
係を示すものである。
第３図に示すように、反転対像アドレス信号ＡＤＤＸを
反転して入力したメモリ素子行の記憶データＤｉは、反
転対象アドレス信号ＡＤＤｘを反転せずＫ入力したメモ
リ素子行の記憶データＤ．，Ｄ．〜Ｄ１−レＤｌ＋１〜
ＤＮＫ対してアドレス屓序が異なるようて変更され、反
転対象外アドレス信号ＡＤＤ．ｂよび反転対象アドレス
信号ＡＤＤｘと、記憶データＤ１の対応関係が交替され
る。
反転して入力したメモリ素子行の記憶データＤｉは、反
転対象アドレス信号ＡＤＤｘを反転せずＫ入力したメモ
リ素子行の記憶データＤ．，Ｄ．〜Ｄ１−レＤｌ＋１〜
ＤＮＫ対してアドレス屓序が異なるようて変更され、反
転対象外アドレス信号ＡＤＤ．ｂよび反転対象アドレス
信号ＡＤＤｘと、記憶データＤ１の対応関係が交替され
る。
上述のアドレス交替は、Ｎビットのアドレ７，反転指示
信号Ｘ１ ，Ｘ，〜Ｘｉ−ＸＮを任意に設定することＫ
より、対応するＮビットの記憶データＤ１＋Ｄ１〜Ｄｌ
−ＤＮを記憧するＮ行の任意の各メモリ素子行に対して
実施できる。
信号Ｘ１ ，Ｘ，〜Ｘｉ−ＸＮを任意に設定することＫ
より、対応するＮビットの記憶データＤ１＋Ｄ１〜Ｄｌ
−ＤＮを記憧するＮ行の任意の各メモリ素子行に対して
実施できる。
（発明の効果）
以上説明したようＫ本発明は、（データ＠Ｎ行）×（ア
ドレス深さＭ列）のメモリ素子アレイを備えた記憶装置
において、任意のデータ行のメモリ素子のアドレス順序
を他のデータ行のメモリ素子のアドレス順序とは異なる
ようＫ変更するととＫより固定的障害が発生したメモリ
素子のアドレス順序を他のメモリ素子のアドレス順序と
は異なるようＫ簡単に変更でき、一般的なＳＥＣ−ＤＥ
Ｄ（１エラー訂正−２エラー検出）のエラー訂正方式七
併用することにょ夛、メモリ障害に対する救済処置を容
易にできるという効果がある。
ドレス深さＭ列）のメモリ素子アレイを備えた記憶装置
において、任意のデータ行のメモリ素子のアドレス順序
を他のデータ行のメモリ素子のアドレス順序とは異なる
ようＫ変更するととＫより固定的障害が発生したメモリ
素子のアドレス順序を他のメモリ素子のアドレス順序と
は異なるようＫ簡単に変更でき、一般的なＳＥＣ−ＤＥ
Ｄ（１エラー訂正−２エラー検出）のエラー訂正方式七
併用することにょ夛、メモリ障害に対する救済処置を容
易にできるという効果がある。
：篤１図は、本発明Ｋよる記憶装電のアドレス変換方式
の一′１！施シｊを示すブロック図である。 第２図は、第１図に示した本発明Ｋよる記憶装ｂｙの”
アドレス交替方式の１データ行分の詳細を示すブロック
図である。 第ａ７は、等ｌ図に示した本発明による記憶装置のアド
レス交替方式におけるアドレスと記憶データとの関係を
示す説明図である。 第４図は、従来技術による記憶装置の一列を示すブロッ
ク図である。 １１．４１−●−メモリ素子アレイ １２．１３，１４，２１−−−−−排池的論理和ゲート ２０φ−−メモリ素子群 ２２〜２４１ｌ・・メモリ素子 １０１〜１１１，２０２〜２０４，４０１●健会串−−
・信号線
の一′１！施シｊを示すブロック図である。 第２図は、第１図に示した本発明Ｋよる記憶装ｂｙの”
アドレス交替方式の１データ行分の詳細を示すブロック
図である。 第ａ７は、等ｌ図に示した本発明による記憶装置のアド
レス交替方式におけるアドレスと記憶データとの関係を
示す説明図である。 第４図は、従来技術による記憶装置の一列を示すブロッ
ク図である。 １１．４１−●−メモリ素子アレイ １２．１３，１４，２１−−−−−排池的論理和ゲート ２０φ−−メモリ素子群 ２２〜２４１ｌ・・メモリ素子 １０１〜１１１，２０２〜２０４，４０１●健会串−−
・信号線
Claims (1)
- （データ幅が第１の複数行）×（アドレス深さが第２の
複数列）より成るメモリ素子アレイと、前記メモリ素子
のアレイの各行に対応し、反転対象アドレス信号および
アドレス反転指示信号を排他的論理和演算により入力す
るための第１の複数個の排他的論理和ゲートとを具備し
て構成したことを特徴とする記憶装置のアドレス交替方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054651A JPH02232754A (ja) | 1989-03-07 | 1989-03-07 | 記憶装置のアドレス交替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054651A JPH02232754A (ja) | 1989-03-07 | 1989-03-07 | 記憶装置のアドレス交替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232754A true JPH02232754A (ja) | 1990-09-14 |
Family
ID=12976686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054651A Pending JPH02232754A (ja) | 1989-03-07 | 1989-03-07 | 記憶装置のアドレス交替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232754A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58177600A (ja) * | 1982-03-29 | 1983-10-18 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | メモリ・システム |
-
1989
- 1989-03-07 JP JP1054651A patent/JPH02232754A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58177600A (ja) * | 1982-03-29 | 1983-10-18 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | メモリ・システム |
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