JPH01229500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、誤り検出訂正機能を備えた半導体記憶装置
に関するものである。

〔従来の技術〕

第６図は、例えば信学技報ｖｏ１．８２　Ｎｏ、２４６
　Ｐ、２６に記載された誤りデータ発生回路と、昭和６
１年電子通信学会総合全国大会予稿集Ｐ、　２−２４４
に記載されたトランスミッション型排他的論理和回路と
を使用して構成した、ハミング符号による誤り検出訂正
機能を備えた半導体記憶装置を示すブロック図である。

第６図において、メモリセル１ａ〜１ｈは情報ビット（
×１・・・Ｘ８）、メモリセル１１〜１１はチェックビ
ット（Ｃ・・・Ｃ４）を保持する。

情報ビット（Ｘｌ・・・×８）とチェックビット（Ｃ１
・・・Ｃ４）は次のような検査行列Ｈを持つ符号語Ｃ（
ｘ　　・・・Ｘ、Ｃ１・・・Ｃ４）を形成している。

この検査行列Ｈは、後段に接続されるトランスミッショ
ン型排他的論理和回路１ｏによって規定される。

情報ビットデータ（Ｘｌ・・・×８）に対して、チェッ
クビットデータ（Ｃ１・・・Ｃ４）はあらかじめ次式を
満たすようにセットしておく。

■ Ｈ・　（×　・・・ｘ、ｃｌ・・・Ｃ４）−（ｏ、ｏ、
ｏ、ｏ）’ 一〇　　　　　　　　　　　　　　・・・（２）また検
査行列Ｈと符号語Ｃで与えられるシンドロームＳを次式
で規定する。

５＝（ｓ、ｓｓ　　　　　　　　　’ １　　２・　３・　Ｓ４・　５５） ＝Ｈ−Ｃ’　　　　　　　　　　　　・・・（３）８ビ
ツトの情報データ（Ｘ　・・・×８）、４ピットのチェ
ックビットデータ（Ｃ・・・Ｃ４）からなる符号語Ｃの
各データに誤りがない場合、その検査行列Ｈに対するシ
ンドロームＳは（２）式で与えられるように０となり、
保持されているデータが正しい事が確認される。

仮に１番目のビット×１が誤って反転した場合１．０．
０）’となり、（１）式に示す検査行列Ｈの１列目のベ
クトルと等しくなる。同様にｉ番目のビットが誤って反
転した場合は、その符号語Ｃ８ｉに対してシンドローム
Ｓ。ｉを計算すると、検査行列Ｈの１列目のベクトルと
等しくなる。従って、符号語のシンドロームＳを計算す
ることによってデータ内に誤りがあるかどうか、また誤
りがあるとすれば何ビット目のデータかということが判
定できる。

なおシンドロームＳの計算は後段のトランスミッション
型排他的論理和回路１０で行う。

第７図は第６図に示す、トランスミッション型排他的論
理和回路１０の構成図である。メモリセル１ａ〜１ｈか
ら読み出された情報ビットデータ（Ｘ　・・・×８）は
、ビット線２８〜２ｈを経てトランスミッション型排他
的論理和回路１０に入力される。トランスミッション型
排他的論理和回路１０は、情報ビットデータ（×　・・
・Ｘ８）の排他的論理和の組合せによってチェックビッ
ト信号（ｐ　・・・ｐ４）を形成する。

またメモリセル１１〜１１から読み出されたチェックビ
ットデータ（Ｃ・・・Ｃ４）は、ビット線２１〜２１を
経てトランスミッション型排他的論理和回路１０に入力
される。トランスミッション型排他的論理和回路１０は
、このチェックビットデータ（Ｃ・・・Ｃ４）と前記チ
ェックビット信号（ｐ　・・・ｐ　）と合せてシンドロ
ーム信号（Ｓ１・・・Ｓ４）を形成する。以上のような
排他的論理和の計算は次式　（４）〜（１１）で与えら
れる。すなわちトランスミッション型排他的論理和回路
１０は次式（４）〜（１１）を満すように構成する。

ｘ　　ｅｘ　　ｅｘ　　＠ｘ　　ｅｘ７＝ＤＩ　　　−
（４）ｘ　ｅＸ　ｅｘ　　ｅｘ　　Φｘ７＝ｐ２　・（
５）ｘ　　ｅｅ　Ｘ　３のＸ４ｅＸ８＝ｐ３　　　　・
・・（６）×５ΦＸ６６９ｘ７ｅｘ８＝Ｄ４　　　　　
−（７）ｐ　Φ０１　＝３１　　　　　　　　　　　　
・・・（８）ｏ２ｅｃ２＝ｓ２　　　　　　　　　　　
・（９）ｐ３ΦＣ３＝　Ｓ　３　　　　　　　　　　　
　・・・（１０）ｐ４ΦＣ４＝Ｓ４　　　　　　　　　
　　・・・（１１）読み出し動作および誤り検出訂正動
作は次のように行われる。ワード線１２によってメモリ
セル１ａ〜１ｈを駆動する。図示しないアドレス信号に
よってたとえばメモリセル１ａが選択された場合につい
て述べる。メモリセル１ａに保持されているデータが誤
っている場合、トランスミッション型排他的論理和回路
１０は、対応する検査行列Ｈの１番目のベクトル（１，
１，０，０）をシンドローム信号（Ｓ　・・・Ｓ４）と
して出力する。誤りデータ発生回路８は第８図に示すよ
うな構成になっている。各アンド回路は検査行列Ｈの各
列ベクトルに対応したシンドローム信号Ｓ　〜Ｓ４の論
理積を与える。アンド回路８ａ、８ｂ、８ｃ、８ｄ、８
ｅ、８ｆ、８ｇおよび８ｈはそれぞれ、シンドローム信
号（ｓ　　・・・Ｓ４）の論理積８１　°Ｓ２”Ｓ３　
　°５４ Ｓｌ　°Ｓ２　°Ｓ３　°Ｓ４ τ　　ｓ　　−ｓ　　−丁 １　　＠　　２３４ Ｓ１°Ｓ２°Ｓ３°石 ８１　°Ｓ２　°６３　°　４ Ｓｌ　°５２　°ｓ３　°Ｓ４ Ｓ　　−丁　　Ｓ ８１　°　２　　３　′″　４ Ｓｌ　°Ｓ２　°Ｓ３　°　４ を与える。シンドローム信号（Ｓｌ・・・Ｓ４）が（ｏ
、　ｏ、　ｏ、　ｏ）以外の時は、アンド回路の出力の
うちいずれか１つが“１”となり、他の出力はすべて“
０”となる。メモリセル１ａ内のデータが誤っている場
合、シンドローム信号（Ｓｌ・・・Ｓ４）が（１，１，
０，０）となり、アンド回路８ａの出力だけが”１″と
なり、他の出力はすべて°０″となる。

メモリセル１ａに保持されているデータは、信号線３ａ
を経てレジスタ回路４ａにも入力される。

レジスタ回路４ａの出力は排他的論理和回路６ａの一つ
の入力に接続されている。この排他的論理和回路６ａの
もう一つの入力は、アンド回路８ａが“１″なのでこの
排他的論理和回路６ａは、レジスタ回路４ａの出力に対
してインバータ動作を行う。つまりメモリセル１ａに保
持されている誤ったデータは排他的論理和回路６ａで反
転され、マルチプレクサ７に出力される。マルチプレク
サ７は図示されていないアドレス信号に従って入出力端
子１１に、反転されたメモリセル１ａのデータを出力す
る。また、この反転されたデータは、制御人力φ１を“
１″にすることによってトランジスタ５ａを介してもと
のメモリセル１ａに与えられ、正しいデータとなって再
び書き込まれる。

このようにして訂正が行われる。

メモリセル１ａに保持されているデータが正しい時は、
シンドローム信号（Ｓ　・・・Ｓ４）は（０，Ｏ、０，
Ｏ）となる。誤りデータ発生回路８の出力はすべて“０
″となり、排他的論理和回路６ａは通常のバッファとし
て動作する。メモリセル１ａのデータは前述した経路を
経て入出力端子１１に出力される。

なお、他のメモリセルのデータの読み出し、訂正も同様
である。

次に、書き込み動作を行う場合について述べる。

まず前述した誤り検出訂正動作によって、ワード線１２
で駆動された各メモリセルの全データを正しい値にして
おく。その後入力データを入出力端子１１．マルチプレ
クサ７およびトランジスタ５ａ〜５ｈのいずれかを経て
、ワード線１２および図示されない入力アドレス信号に
よって選択されたメモリセルに書き込む。この新しく書
き込まれた情報ビットデータ（Ｘｌ・・・×８）に対し
てチェックビットデータ（Ｃ・・・Ｃ４）を（２）式に
基づいてトランスミッション型排他的論理和回路１０で
計算する。新しく計算されたチェックビット信号（ｐ　
・・・ｐ４）はチェックビット反転ゲート部９の制御人
力φ２を“１”にすると対応するメモリセル１１〜１１
に新しいチェックビットデータ（Ｃ・・・Ｃ４）として
書き込まれる。

〔発明が解決しようとする課題〕

従来の誤り検出訂正機能を備えた半導体記憶装置は以上
のように構成されていたので、書き込み動作に先だって
、情報ビットデータの誤り訂正動作をしなければならな
い。これは次のような理由による。もし、誤ったデータ
を放置したままデータの書き込みを行い、その新しいデ
ータに対してチェックビット信号の計算を行うと、誤っ
たデータを含んだ形のチェックビット信号が形成されて
しまい、書き込み後には正しい誤り検出訂正動作ができ
なくなる可能性がある。

このような理由によって書き込み動作の前に誤り検出訂
正動作を行う必要があり、書き込みサイクルの時間が増
大するという問題点があった。またメモリセルのデータ
読み出しと訂正後のデータ書き込みのための信号線３ａ
〜３ｈ用に余分な配線領域を設ける必要があり、チップ
面積の増加という問題点もあった。

この発明は上記のような問題点を解消するためになされ
たもので、書き込み動作時間が短く余分な配線領域が少
ない、誤り検出訂正機能を備えた半導体記憶装置を得る
ことを目的としている。

〔課題を解決するための手段〕

この発明に係る誤り検出訂正機能を備えた半導体記憶装
置は、誤り検出訂正符号形成回路と、誤り検出訂正符号
をあらかじめ保持し、符号語を形成する複数のメモリセ
ルの内、読み出し、８き込み時に選択されるメモリセル
のデータが誤りの場合の誤り検出訂正符号を出力する記
憶素子と、前記誤り検出訂正符号形成回路からの誤り検
出訂正符号と前記記憶素子とからの誤り検出訂正符号と
を受けて、読み出し時には出力するデータの反転が必要
かどうか、書き込み時には前記符号語に含まれるチエツ
クピットのいずれの反転が必要かどうかを決定し実行す
る手段とを備えたものである。

〔作用〕

この発明における誤り検出訂正機能を備えた半導体記憶
装置は、誤り検出訂正符号形成回路からの誤り検出訂正
符号と、誤り検出訂正符号をあらかじめ保持する記憶素
子からの前記誤り検出訂正符号とを受けて、読み出し時
には出力するデータの反転が必要かどうか、書き込み時
には前記符号語に含まれるチエツクピットのいずれの反
転が必要かどうかを決定し実行する手段を備えているの
で、データの読み出し、書き込み動作と、誤り検出訂正
動作を分離して行うことができる。

〔実施例〕

第１図はこの発明の一実施例である誤り検出訂正機能を
備えた半導体記憶装置のブロック図である。

第２図は第１図に示すメモリセル１ａ〜１１゜ビット線
２ａ〜２１．ワード線１２．コラムデコーダ１３．入出
力ゲート部１６．入力端子２７゜入力バッフ７２９．入
出力線３０の構成図である。

たとえばメモリセル１ａにデータを書き込む場合につい
て述べる。アドレス信号（Ａｏ、Ａ１．　　、Ａ、２　
）　＝　（０，０，０）としてメモリセル１ａが指定さ
れると、入出力ゲート部１６内の対応するトランジスタ
１６ａが導通となるように、コラムデコーダ１３は対応
する出力１３ａを“１”にする。これにより、ワード線
１２によって駆動されたメモリセル１ａはトランジスタ
１６ａを介して入出力線３０に接続される。入力端子２
７がらへカされたデータは入力バッファ２９．入出力１
１３０．　トランジスタ１６ａを経てメモリセル１ａ内
に書き込まれる。メモリセル１ａ内のデータはビット線
２ａを経て他のブロックに伝えられる。他のメモリセル
に書き込みを行う場合も同様である。

第３図は第１図に示すトランスミッション型排他的論理
和回路１０．シンドロームデコーダ１４゜バッファ回路
１５９反転回路ゲート部１８９反転回路１９の構成図で
ある。

第３図においてトランスミッション型排他的論理和回路
１０は、第７図に示す従来のトランスミッション型排他
的論理和回路１ｏと同様の構成であり、各メモリセルか
らのデータから前述した（４）〜（１１）式に従ってチ
エツクピット信号（０１−ｐ４）とシンドローム信号（
ｓｌ・・・ｓ４）を計算する。なお第３図においては第
７図と異なりチエツクピット信号（ｐｌ・・・ｐ４）を
外部に取り出す配線は設けない。

次に、誤り検出訂正動作について述べる。たとえばメモ
リセル１ａのデータが誤っている場合、トランスミッシ
ョン型排他的論理和回路１０は前述したように、検査行
列Ｈの１列目のベクトル（１，１，０，Ｏ）をシンドロ
ーム信号（Ｓ　・・・Ｓ４）として出力する。シンドロ
ーム信号（Ｓｌ・・・Ｓ４）はバッフ７回路１５ａ〜１
５ｄで増幅されてシンドロームデコーダ１４に入力され
る。シンドロームデコーダ１４はこのシンドローム信号
くＳｌ・・・Ｓ４）をデコードし、メモリセル１ａのデ
ータが誤っていると判定する。トランジスター８ａのゲ
ートに接続されているシンドロームデコーダ１４の出力
１４ａが°゛１”となり、反転回路ゲート部１８内のト
ランジスター８ａが導通状態となる。

メモリセル１ａは、ビット線２ａ、トランジスター８ａ
を介して反転回路１９に接続される。反転回路１９は、
メモリセル１ａ内の誤ったデータを反転し、正しいデー
タとして再びメモリセル１ａ内に書き込む。なお他のメ
モリセルの誤り検出訂正動作についても同様である。

次に読み出し動作について述べる。第４図は第１図に示
すＲＯＭ素子２６゛の構成図である。アドレス信号（Ａ
　　、Ａ　　、Ａ２）に従ってデコーダ３１は、その出
力線３１８〜３１ｈのいずれかを選択し°゛１”にする
。またトランジスタ０１〜Ｑ３２は、４個ずつ８組に分
けられており、各組ごとにゲートを共通に出力線に接続
されている。つまり出力線３１８〜３１ｈはそれぞれ（
Ｑｌ。

Ｑ２・Ｑ３・Ｑ４）〜（Ｑ２９・０３Ｇ−０３１・Ｑ３
２）のゲートに接続されている。

４個のトランジスタから成る各組はそれぞれ、検査行列
の１列目から８列目のベクトルに対応する出力を持つよ
うにドレインをｆｆ１ｉ＋Ｖ、。または接地レベルＧＮ
Ｄ、ソースを出力線ｅ１〜ｅ４に接続される。たとえば
検査行列Ｈの１列目のベクトル（１，１，０，０）に対
応するトランジスタ０１〜１Ｑ４は、Ｑｌ、Ｑ２のドレ
インを電源＋ＶｃｃにＱ、Ｑ４のドレインを接地レベル
ＧＮＤに、またＱ１〜Ｑ４のソースはそれぞれ出力線０
１〜ｅ４に接続されている。他のトランジスタは検査行
列Ｈの各列ベクトルに従って同様に接続されている。

検査行列Ｈの各列ベクトルは、各データが誤った場合に
形成されるシンドローム信号に等しくＸので、このＲＯ
Ｍ素子はアドレス信号（Ａ。、Ａ１゜出力線ｅ１〜ｅ４
に出力するポ子となる。なお出力ｅ　　”−８４はバッ
ファ回路８１〜Ｂ４で増幅されて外部に取り出される。

表１にアドレス信号（Ａ。、Ａ１．Ａ２）とそれぞれ選
択されるデコーダ出力および出力０１〜表　　１ まず、誤ったデータを読み出す場合について説明する。

たとえばメモリセル１ａ内の誤ったデータを読み出す場
合、第１図においてシンドロームデコーダ１０は、メモ
リセル１ａの誤ったデータに対応するシンドローム信号
（””１，６２．３’Ｓ４）　＝（１，１，０，０）を
排他的ＮＯＲ回路２１ａ〜２１ｄのそれぞれに出力する
。ＲＯＭ素子２６は、メモリセル１ａに対応するアドレ
ス信号（Ａｏ。

Ａ　　、　Ａ２）　＝（０，０，０）を入力されて、出
力１、ｅ　　）＝（１，１，０，０）を排他（０・０２
・０３　４ 的ＮＯＲ回路２１ａ〜２１ｄのそれぞれに出力する。シ
ンドローム信号（ｓ、ｓｓ、ｓ）１　２・　３４ １　　　　　　、ｅ　）が等しいので、と出力（ｅ　　
、ｅ２．ｅ３　　４ 排他的ＮＯＲ回路２１８〜２１ｄの出力はすべて１″と
なり、ＡＮＤ回路２２の出力φ３は“１”となる。

また、コラムデコーダ１３はアドレス信号（Ａ　　、　
Ａ　　、　Ａ、、　）　＝（０，０，０）を入力されて
、人出力ゲート部１６内の対応するトランジスター６ａ
を導通状態にする。メモリセル１ａ内の誤ったデータは
、そのトランジスター６ａを介して入出力線３０に出力
され、さらに排他的ＯＲ回路２３に入力される。排他的
ＯＲ回路２３のもう１つの入力はＡＮＤ回路２２の出力
φ３に接続されており、いまその出力が“１”なので、
メモリセル１ａ内の誤ったデータは反転され正しいデー
タとなって出力端子２８から出力される。このようにし
て、誤ったデータは排他的ＯＲ回路２３で反転され出力
端子２８から読み出される。

また、メモリセル１ａ内のデータが正しい場合には、他
のメモリセル内のデータが正しくても誤っていてもシン
ドローム信号（Ｓｌ・・・Ｓ４）は（１，１，０，０）
とならず、したがってＲＯＭ素子の出力ｅ　−０４と一
致しない。その結果、排他的Ｎ。

Ｒ回路２１ａ〜２１ｄの出力のうちいずれか１つは“Ｏ
”となり、ＡＮＤ回路２２の出力φ３は“ＯＩＩとなる
。したがって、排他的ＯＲ回路２３は通常のバッファ回
路として動作しメモリセル１ａのデータはそのまま出力
端子２８から出力される。

なお、他のメモリセルの読み出し動作についても同様で
ある。

次に書き込み動作およびそれに伴うチェックビットデー
タ（Ｃ１・・・Ｃ４）の更新について述べる。

まず、初期化としてメモリセル１ａ〜１１のすべてにＯ
を書き込む。メモリセル１ａ〜１ｈ内の情報ビットデー
タ（×１・・・×８）は（０・・・０）であり、チェッ
クビットデータ（Ｃ・・・Ｃ４）も（０・・・０）であ
るから前述した（４）〜（７）式の関係は保たれており
シンドローム信号Ｓ１〜Ｓ４は（Ｏ・・・０）となる。

初期化後、メモリセル１ａ内のデータを反転して１”を
書き込む場合について述べる。メモリセル１ａに対応す
るアドレス信号（Ａ、Ａ１゜Ａ２）　＝（０，０，０＋
がＲＯＭ素子２６に入力される。

その出力ｅ　−Ｃ４は（１，１，０，０）となる。メモ
リセル１８〜１１の全データが誤りなく“０”のときシ
ンドローム信号Ｓ　〜Ｓ４は（Ｏ・・・０）なのでＡＮ
Ｄ回路２２の出力φ３は０″となる。

書き込みによってデータが反転する場合を反転書き込み
と呼ぶことにする。入出力線３０に保持されているデー
タと入力端子２７から書き込まれるデータが異なるので
排他的ＮＯＲ回路２４の出力φ４は“Ｏ″となる。ＡＮ
Ｄ回路２２の出力φ３とあわせて排他的ＮＯＲ回路２５
の出力φ５は°１″となる。この出力φ５はチェックビ
ット反転ゲート部１７の制御入力となる。

第５図は第１図に示すビット線２ａ〜２１．チエツクピ
ット反転ゲート部１７２反転回路ゲート部１８．チェッ
クビット反転回路２０ａ〜２０ｄの構成図である。前述
したようにビット線２ａ〜２１はメモリセル１ａ〜１１
と反転回路ゲート部１８を接続している。その中でビッ
ト線２１〜２１はチェックビット反転ゲート部１７にも
入力され、対応するトランジスター７ｉ〜１７１を介し
てチエツクピット反転回路２０８〜２０ｄに接続されて
いる。トランジスタ１７１〜１７１のゲートは、制御入
力φ５に共通に接続されている。

またチエツクピット反転回路２０ａ〜２０ｄはＲＯＭ素
子２６の出力ｅ　　”−Ｃ４によって制御され、出力ｅ
　　”−Ｃ４が１″になった回路だけア６夕の反転を行
う。

メモリセル１ａのデータが０″から“１”へ反転して書
き込まれかつ他のメモリセルのデータに誤りがない場合
、チェックビット反転ゲート部１７の制御人力φ５は前
述したように“１″であり、メモリセル１１〜１１はチ
エツクピット反転回路２０ａ〜２０ｄに接続される。メ
モリセル１ａを選択した場合、ＲＯＭ素子の出力ｅ１〜
ｅ４は前述したように（１，１，０，０）となるのでチ
エツクピット反転回路２０ａ、２０ｂだけが動作しチェ
ックビットデータＣ、Ｃ２が反転される。新しいチェッ
クビット（Ｃ１・・・Ｃ４）は、（１，１，０，０）と
なる。その後メモリセル１ａに反転書き込みを行うと、
符号語は全体で （０，Ｏ，Ｏ，０，０，Ｏ，Ｏ，Ｏ，Ｏ，Ｏ，０，０）
から（１，Ｏ，Ｏ，Ｏ，０，０，Ｏ，０，１，１，Ｏ，
Ｏ）となる。

新しい情報ビットデータと新しいチェックビットはやは
り式　（４）〜（７）を満たし、形成されるシンドロー
ム信号（ｓｌ・・・Ｓ４）は（０，０，０，０）となる
。

一方、初期化後、たとえばメモリセル２ａ内に誤ってデ
ータの反転がおこり、さらにメモリセル１ａのデータを
反転書き込みする場合について述べる。

情報ビットデータは（０，１，０、Ｏ，Ｏ，Ｏ，Ｏ，Ｏ
）となっている。形成されるシンドローム信号（Ｓ、・
・・Ｓ４）は（１，０，１，０）となり、情報ビット×
２が誤っている事を示している。一方、ＲＯＭ素子２６
の出力ｅ１〜ｅ４は（１，１，０，０）なので、ＡＮＤ
回路２２の出力φ３は“０”となる。また反転書き込み
なので排他的ＮＯＲ回路２４の出力φ４も“０”である
。その結果、チェックビット反転ゲート部１７の制御入
力φ５は１”となり、一方、ＲＯＭ素子２６の出力ｅ　
〜ｅ４が（１，１，０，０）なので、チェックビット反
転回路２０ａ、２０ｂが動作する。新しいチェックビッ
トデータ（Ｃ１・・・Ｃ４）は（１，１，０，０）とな
る。その侵メモリセル１ａに反転書き込みを行うと符号
語は全体で（０，１，０，０，Ｏ，Ｏ，Ｏ，Ｏ，０，０
，０，０）から（１，１，０，０，０，０，０，０，１
，１，０，０）となる。

新しい符号語に対して（４）〜（１１）式でシンドロー
ム信号（Ｓｌ・・・Ｓ４）を計算すると（１，０，１，
０）となりやはり情報ビット×２が誤っていることを示
している。

また、書き込まれるデータと保持されているデータが等
しい時、すなわち非反転書き込みの時は、排他的ＮＯＲ
回路２４の出力φ４が“１″となる。

この時は非反転書き込みされるべき保持されているデー
タが誤っている場合だけ、ＲＯＭ素子２６の出力ｅ　　
−ｅ　　とシンドローム信号Ｓ１〜Ｓ４がすべて等しく
なりＡＮＤ回路２２の出力φ３が“１”となる。これを
受けてチェックビット反転ゲート部１７の制御人力φ５
が１”となり、ＲＯＭ素子２６の°゛１″の出力ｅ　　
、ｅ　　ニ対応するチエツクごットデータの書き換えが
行われる。

書き換え後のランド９−ム信号（Ｓｌ・・・Ｓ４）は（
０，０，０，０）となり、書き込まれたデータが非反転
書き込み以前の誤ったデータと同じであっても、正しい
データである事を示す。

なお上記以外の反転および非反転書き込みの場合にはチ
エツクごットデータ（Ｃ・・・Ｃ４）の書き換えは行わ
れない。

一般にこのような関係は次のような理由によって保訂さ
れる。

正しいデータをもつ符号語Ｃ＝　（ｘ　　・・・×８゜
Ｃ・・・Ｃ４）と（２）式に示す検査行列Ｈとの間には Ｈ−Ｃ’＝Ｏ’　　　　　　　　　　　・・・（１２）
という関係がある。さらに、検査行列Ｈの１列目から８
列目までのベクトルを用いて行列Ｋを次のように規定す
る。

さらに情報ビットベクトル×１チェックビットベクトル
Ｐを ｘ　＝　（ｘ　１＝・ｘ　ａ　）　　　　　　　　　　
＝・（１４）Ｐ＝　（Ｃ・・・Ｃ４）　　　　　　　　
　・・・（１５）とすると、（１２）式は に−Ｘ’のｐ　Ｔ　＝　ｏ　Ｔ　　　　　　　　・・・
（１６）となる。

まず情報ビットベクトルＸのｉ番目のデータＸｉが誤っ
た状態で、１ｆ−ｊであるｊ番目のデータを反転して書
き換えた場合について述べる。この場合、新しい情報ビ
ットベクトルＹ′は元の正しいベクトルＸを用いて Ｙ＝ＸΦｅ、Φｆ・・・（１７） Ｊ ｅＨ：ｉ番目の要素のみ“１”で他は “０”である１行８列のベクトル ｆ・　：ｊ番目の要素のみ“１”で他は“Ｏ”である１
行８列のベクトル となる。

この新しい情報ビットベクトルＹの誤り検出を行った時
に、ｉ番目のビットｘ１の誤りが検出されるためには、 Ｋ　−Ｙ’　＄Ｑ’　＝Ｋ　−ｅ　・’　　　　　−（
１ｓ）が成り立つ必要がある。）（−ｅ・■は１番目の
シンドローム信号である。これには新しいチェックビッ
トベクトルＱを次のように規定すればよい。

Ｔ Ｑ　　＝Ｐ　　ｅＫ−ｆ、”　　　　　　　、・（１９
）（１８）式の左辺に（１６）、　（１７）および（１
９）式を代入すると Ｋ　−Ｙ’　＄Ｑ” ＝に−（Ｘ　　ｅｅ、　ｅｆ、’）ｅＰ’＄ＴＴ Ｉ　　　　　　　　Ｊ ＝に−Ｘ’ｅＫ−ｅ、’ｅＫ−ｆ、’ｅＪ Ｐ１ΦＫ　、　ｆ、Ｔ 一に−ｅ、’ となり、（１８）式が成立する。

（１９）式の意味について述べる。

左辺は新しく規定されるチェックビットベクトルの転置
行列Ｑ１である。右辺は元のチェックビットベクトルの
転置行列Ｐ１と行列にのｊ番目の列ベクトルとの排他的
論理和である。したがって新しいチェックビットベクト
ルの転置行列ｏＴを求めるにはｊ番目のデータＸｊを反
転して書き換えた時、Ｋ−ｆｊのに行目の要素が１であ
れば、元のチェックビットベクトルのの転置行列Ｐ１の
に行目の要素Ｃｋを反転すればよい。すなわち新しいチ
エツクごットデータを求めるには、ｊ番目のデータＸＪ
が誤りの場合のシンドローム信号（Ｓｌ・・・Ｓ４）の
に番目の要素Ｓｋが１の時、元のチェックビットデータ
くＣ１・・・Ｃ４）のに番目の要素Ｃｋを反転する必要
がある。このようにして新しいチェックビットデータを
規定する。

また情報ビットベクトルＸのｉ番目の要素Ｘ・葛 が誤った状態で、Ｘｉを反転して書き換えた場合、（１
７）式でｆ・＝ｅ・とおくことよりＹ＝Ｘｅｅ・Ｊ　　
　　　　ｌ　　　　　　　　　　　　　　　　　　　　
　　　　　　　ｌΦｅ、＝ｘとなる。新しい情報ビット
ベクトルＹは元の正しい情報ビットベクトルＸとなり（
１６）式よりに−Ｙ’　＄Ｐ’　＝Ｏ’であるからチエ
ツクピットを書き換える必要はない。

さらに情報ビットベクトルＸのｉ番目の要素Ｘｉが誤っ
た状態で、同じ値のデータを書き込む場合、新しい情報
ビットベクトルＹは（１７）式でｆｊ＝Ｏとおくことよ
りＹ＝ｙΦｅ・となる。新しい情報ごットデータに対し
ては誤りが検出されてはいけないので に−Ｙ’　ｅＱ’　＝Ｏ’　　　　　　　　・（２０）
が成り立つ必要がある。

（２０）式の左辺に、（１９）式においてｆ・＝ｅ・と
したものおよび（１６）式を代入する。

Ｋ−Ｙ’ΦＱ１ Ｔ −に−（Ｘ　　ｅｅ、　）６９Ｐ’ｅＫ−ｅ。

＝　ｏ　Ｔ Ｔ となる。すなわちＱ　　＝Ｐ　　ｅＫ−ｅ・１であれば
よい。

したがって、Ｋ−ｅ・■のに行目の要素が１であれば元
のチェックビットベクトルの転置行列Ｐ１のに行目の要
素を反転して新しいチェックビットベクトルの転置行列
Ｑ１を規定する。

以上より、チェックビットデータ（ｃｌ・・・Ｃ４）の
更新は次のような手順となる。

１番目のデータが誤っていてｊ番目（ｉ≠ｊ）のデータ
を反転して書き換える場合、ｊ番目のデータＸＪが誤っ
た時に形成されるシンドローム信号（Ｓｌ・・・Ｓ４）
と元のチェックビットデータ（Ｃ・・・Ｃ４）の各要素
ごとの排他的論理和を取つ、新しいチエツクごットデー
タとする。新しく出力されるシンドローム信号（ｓｌ・
・・ｓ４）はｉ番目のデータが誤っていることを示す。

なお、全データが正しくｊ番目を反転して書き換える場
合も同じ手順である。

ｉ番目のデータが誤っていてｊ番目のデータとして元と
同じ値を書き込む場合、チェックビットデータ（Ｃ１・
・・Ｃ４）の書き換えは行わない。なお金データが正し
くｊ番目のデータとして元の値を書き込む場合も同じで
ある。

ｊ番目のデータが誤っていてｉ番目の誤っているデータ
を反転して書き換える場合、チェックビットデータ（Ｃ
１・・・Ｃ４）の書き換えは行わない。

ｉ番目のデータが誤っていてｉ番目の誤っているデータ
をそのまま新しいデータとして書き込む場合、ｉ番目の
データＸｉが誤った時に形成されるシンドローム信号（
Ｓ　・・・Ｓ４）と元のチェックビットデータ（Ｃ・・
・Ｃ４）の各要素ごとの排地均論理和回路を取り、新し
いチェックビットデータとする。

以上のような手順を第１図に示す論理回路は実現してい
るので、誤り訂正動作を伴わなくても、各メモリセルの
データの書き込みが可能となり書き込み動作時間を短縮
できる。

また、シンドローム信号を保持するＲＯＭ素子２６を設
けたので、従来必要であった配線領域を減らすことがで
きる。

〔発明の効果〕

以上のようにこの発明によれば、誤り検出訂正機能を備
えた半導体記憶装置に、誤り検出訂正符号をあらかじめ
保持する記憶素子と誤り検出訂正符号を形成する回路と
前記誤り検出訂正符号をあらかじめ保持する記憶素子と
から信号を入力され演算を行う回路とを設けたので、従
来必要であった配線領域が減り、チップ面積が減少し、
また書き込み動作に必要な時間が短縮されるという効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による誤り検出訂正機能を
備えた半導体記憶装置のブロック図、第２図は第１図の
入力部の構成図、第３図は第１図の誤り検出訂正部の構
成図、第４図はＲＯＭ素子の構成図、第５図はチエツク
ピット反転部の構成図、第６図は従来の誤り検出訂正機
能を備えた半導体記憶装置のブロック図、第７図は第６
図に示すトランスミッション型排他的論理和回路の構成
図、第８図は第６図に示すＡＮＤ回路の構成図である。 図において、１０はトランスミッション型排他的論理和
回路、２６はＲＯＭ素子である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）符号語を形成する複数のメモリセルと、前記符号
   語を形成する複数のメモリセル内のデータによって、誤
   り検出訂正符号を形成する誤り検出訂正符号形成回路と
   、 前記誤り検出訂正符号をあらかじめ保持し、前記符号語
   を形成する複数のメモリセルの内、読み出し、書き込み
   時に選択されるメモリセルのデータが誤りの場合の前記
   誤り検出訂正符号を出力する記憶素子と、 前記誤り検出訂正符号形成回路からの誤り検出訂正符号
   と前記記憶素子からの誤り検出訂正符号を受けて、読み
   出し時には出力するデータの反転が必要かどうか、書き
   込み時には前記符号語に含まれるチェックビットのいず
   れの反転が必要かどうかを決定し実行する手段とを備え
   た半導体記憶装置。