JPH0223091B2 - - Google Patents
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- Publication number
- JPH0223091B2 JPH0223091B2 JP58113159A JP11315983A JPH0223091B2 JP H0223091 B2 JPH0223091 B2 JP H0223091B2 JP 58113159 A JP58113159 A JP 58113159A JP 11315983 A JP11315983 A JP 11315983A JP H0223091 B2 JPH0223091 B2 JP H0223091B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- inverter
- input
- changes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、非同期型スタテイツクメモリ回路等
に用いるMOSFETを備えたタイミング信号発生
回路に関する。
に用いるMOSFETを備えたタイミング信号発生
回路に関する。
近年、非同期型スタテイツクメモリ回路におい
て高速化、低消費電力化を目的として、入力アド
レス信号の変化を検出して内部信号（一般にはワ
ンシヨツトパルス）を発生し、この内部信号を用
いてデイジツト線のプリチヤージあるいはバラン
ス等を行なわせしめ高速化・低消費電力化を計る
ことが行なわれている。この目的を達成するため
には、あらゆるアドレス信号の入力状態において
も内部信号の発生を保証し十分なパルス幅のワン
シヨツトパルスの確保が必要である。本発明はか
かる背景のもとになされたもので、あらゆるアド
レス入力の状態においても前記内部信号として用
い得るパルス幅のワンシヨツトパルスが確保でき
る様に構成された回路である。
て高速化、低消費電力化を目的として、入力アド
レス信号の変化を検出して内部信号（一般にはワ
ンシヨツトパルス）を発生し、この内部信号を用
いてデイジツト線のプリチヤージあるいはバラン
ス等を行なわせしめ高速化・低消費電力化を計る
ことが行なわれている。この目的を達成するため
には、あらゆるアドレス信号の入力状態において
も内部信号の発生を保証し十分なパルス幅のワン
シヨツトパルスの確保が必要である。本発明はか
かる背景のもとになされたもので、あらゆるアド
レス入力の状態においても前記内部信号として用
い得るパルス幅のワンシヨツトパルスが確保でき
る様に構成された回路である。
第１図は従来のワンシヨツト内部信号発生用の
タイミング信号発生回路の回路図である。この回
路は、互いに逆相の２つの入力信号Ａ，Ｂ（メモ
リ回路の場合はアドレス入力信号から発生した、
真と偽の信号である）を受け、入力信号Ａ，Ｂを
遅延させるためのFET Q10，Q11，Q12及びQ20，
Q21，Q22からなる遅延回路と、遅延回路の出力
を入力信号として波形整形を行なうためのFET
Q13，Q14及びQ23，Q24からなるインバータと、
インバータの出力をゲートに入力し遅延回路の入
力信号Ａ，Ｂをドレインにそれぞれ受けるトラン
スフアーゲートQ15，Q25とを有し、各トランス
フアーゲートのソースを結合して出力信号（タイ
ミング信号）Ｃを得る。
タイミング信号発生回路の回路図である。この回
路は、互いに逆相の２つの入力信号Ａ，Ｂ（メモ
リ回路の場合はアドレス入力信号から発生した、
真と偽の信号である）を受け、入力信号Ａ，Ｂを
遅延させるためのFET Q10，Q11，Q12及びQ20，
Q21，Q22からなる遅延回路と、遅延回路の出力
を入力信号として波形整形を行なうためのFET
Q13，Q14及びQ23，Q24からなるインバータと、
インバータの出力をゲートに入力し遅延回路の入
力信号Ａ，Ｂをドレインにそれぞれ受けるトラン
スフアーゲートQ15，Q25とを有し、各トランス
フアーゲートのソースを結合して出力信号（タイ
ミング信号）Ｃを得る。
入力信号Ａが高レベル、入力信号Ｂが低レベル
の状態においては、トランスフアーゲートQ15は
非導通、トランスフアーゲートQ25は導通状態に
あり、出力信号Ｃは入力信号Ｂと同じ低レベルと
なつている。第２図ａ，ｂ，ｃは第１図の回路の
各部信号の波形図である。本図ａに示すように、
入力信号Ａが低レベルへ、入力信号Ｂが高レベル
へ変化すると、トランスフアーゲートQ25を通し
て入力信号Ｂと接続されている出力信号Ｃは、第
２図ｃの波形の立上り部に示されている通り低レ
ベルから高レベルへ変化する。入力信号Ａ，Ｂが
変化した事により、遅延回路とインバータで決ま
る遅延時間後に、第２図ｂに示すようにインバー
タ出力信号a2は低レベルから高レベルへ、インバ
ータ出力信号b2は高レベルから低レベルに変化
し、トランスフアーゲートQ15は信号a2が閾値電
圧VTを越えた時点から非導通から導通へ、トラ
ンスフアーゲートQ25は信号b2が閾値電圧VT以下
になつた時点から導通から非導通に変化する。入
力信号Ｂの変化と共に高レベルとなつている出力
信号Ｃは、導通状態に変化したトランスフアーゲ
ートQ15を通して低レベルの入力信号Ａと接続さ
れる事により、第２図ｃの波形の立下り部に示さ
れている通り低レベルに変化し、出力信号Ｃはワ
ンシヨツト信号となる。第１図の回路は、入力信
号及び回路の対称性から、入力信号Ａが低レベル
から高レベルへ、入力信号Ｂが高レベルから低レ
ベルへ変化した場合も同様に作動する。
の状態においては、トランスフアーゲートQ15は
非導通、トランスフアーゲートQ25は導通状態に
あり、出力信号Ｃは入力信号Ｂと同じ低レベルと
なつている。第２図ａ，ｂ，ｃは第１図の回路の
各部信号の波形図である。本図ａに示すように、
入力信号Ａが低レベルへ、入力信号Ｂが高レベル
へ変化すると、トランスフアーゲートQ25を通し
て入力信号Ｂと接続されている出力信号Ｃは、第
２図ｃの波形の立上り部に示されている通り低レ
ベルから高レベルへ変化する。入力信号Ａ，Ｂが
変化した事により、遅延回路とインバータで決ま
る遅延時間後に、第２図ｂに示すようにインバー
タ出力信号a2は低レベルから高レベルへ、インバ
ータ出力信号b2は高レベルから低レベルに変化
し、トランスフアーゲートQ15は信号a2が閾値電
圧VTを越えた時点から非導通から導通へ、トラ
ンスフアーゲートQ25は信号b2が閾値電圧VT以下
になつた時点から導通から非導通に変化する。入
力信号Ｂの変化と共に高レベルとなつている出力
信号Ｃは、導通状態に変化したトランスフアーゲ
ートQ15を通して低レベルの入力信号Ａと接続さ
れる事により、第２図ｃの波形の立下り部に示さ
れている通り低レベルに変化し、出力信号Ｃはワ
ンシヨツト信号となる。第１図の回路は、入力信
号及び回路の対称性から、入力信号Ａが低レベル
から高レベルへ、入力信号Ｂが高レベルから低レ
ベルへ変化した場合も同様に作動する。
第１図の従来例の動作は以上の如くであるが、
従来例の回路は以下の様な欠点を有している。い
ま仮に入力信号Ａが高レベルから低レベルへ、入
力信号Ｂが低レベルから高レベルへ変化する場合
において、第３図ａに示すように、入力信号Ａ，
Ｂの変化時において両信号Ａ，Ｂは高レベルと低
レベルの中間レベルにとどまり、そのレベルが
FETの閾値電圧VT以上である期間が生じた場合、
第１図の回路の各部信号波形は第３図ｂ，ｃに示
す如くになる。入力信号Ａ，Ｂの変化の当初に一
担は導通中のQ25によつて出力信号Ｃは、第３図
ｃのように、信号Ｂの通りに得られるものの、出
力信号Ｃが十分な高レベルにならないうちに、イ
ンバータ出力信号b2をゲートの入力としているト
ランスフアーゲートQ25が非導通になるから、出
力信号Ｃは所定レベルにおけるパルス幅が足り
ず、入力信号Ａ，Ｂが確定した時点で必要とする
パルス振幅が得られないという欠点を有する。
従来例の回路は以下の様な欠点を有している。い
ま仮に入力信号Ａが高レベルから低レベルへ、入
力信号Ｂが低レベルから高レベルへ変化する場合
において、第３図ａに示すように、入力信号Ａ，
Ｂの変化時において両信号Ａ，Ｂは高レベルと低
レベルの中間レベルにとどまり、そのレベルが
FETの閾値電圧VT以上である期間が生じた場合、
第１図の回路の各部信号波形は第３図ｂ，ｃに示
す如くになる。入力信号Ａ，Ｂの変化の当初に一
担は導通中のQ25によつて出力信号Ｃは、第３図
ｃのように、信号Ｂの通りに得られるものの、出
力信号Ｃが十分な高レベルにならないうちに、イ
ンバータ出力信号b2をゲートの入力としているト
ランスフアーゲートQ25が非導通になるから、出
力信号Ｃは所定レベルにおけるパルス幅が足り
ず、入力信号Ａ，Ｂが確定した時点で必要とする
パルス振幅が得られないという欠点を有する。
本発明の目的は、互いに逆相な２つの入力信号
の変化時にそれらの入力信号が中間レベルにとど
まることがあつても常に十分なパルス幅及びレベ
ルを持つタイミング信号を発生することができる
タイミング信号発生回路の提供にある。
の変化時にそれらの入力信号が中間レベルにとど
まることがあつても常に十分なパルス幅及びレベ
ルを持つタイミング信号を発生することができる
タイミング信号発生回路の提供にある。
本発明によるタイミング信号発生回路は、互い
に逆相にある第１及び第２の入力信号をそれぞれ
受け相互にプツシユプル接続して低レベル及び高
レベルの何れか一方のレベルの信号を出力する第
１及び第２のインバータと、これら第１及び第２
のインバータの出力をそれぞれ受ける第１及び第
２の遅延回路と、これら第１及び第２の遅延回路
の出力をそれぞれ受ける第３及び第４のインバー
タと、これら第３及び第４のインバータの出力を
それぞれゲート端子へ受けゲート端子とドレイン
端子とが互いに交差接続してある第１及び第２の
MOSFETと、ゲート端子に前記第３のインバー
タの出力を受けソース端子に前記第１の入力信号
を受けるトランスフアゲートの第３のMOSFET
と、ゲート端子に前記第４のインバータの出力を
受けソース端子に前記第２の入力信号を受けると
ともにドレイン端子が前記第３のMOSFETのド
レイン端子に接続してある第４のトランスフアゲ
ートのMOSFETとを備え、前記第３及び第４の
MOSFETのドレイン端子接続部からタイミング
信号を出力する構成である。
に逆相にある第１及び第２の入力信号をそれぞれ
受け相互にプツシユプル接続して低レベル及び高
レベルの何れか一方のレベルの信号を出力する第
１及び第２のインバータと、これら第１及び第２
のインバータの出力をそれぞれ受ける第１及び第
２の遅延回路と、これら第１及び第２の遅延回路
の出力をそれぞれ受ける第３及び第４のインバー
タと、これら第３及び第４のインバータの出力を
それぞれゲート端子へ受けゲート端子とドレイン
端子とが互いに交差接続してある第１及び第２の
MOSFETと、ゲート端子に前記第３のインバー
タの出力を受けソース端子に前記第１の入力信号
を受けるトランスフアゲートの第３のMOSFET
と、ゲート端子に前記第４のインバータの出力を
受けソース端子に前記第２の入力信号を受けると
ともにドレイン端子が前記第３のMOSFETのド
レイン端子に接続してある第４のトランスフアゲ
ートのMOSFETとを備え、前記第３及び第４の
MOSFETのドレイン端子接続部からタイミング
信号を出力する構成である。
次に図面を参照して本発明を詳細に説明する。
第４図は本発明の一実施例の回路図、第５図は
その各部信号の波形図である。この実施例は、プ
ツシユプル接続したFET Q16，Q17，Q18及び
Q26，Q27，Q28からなる２つのインバータに入力
信号Ａ，Ｂを受け、その出力信号a3，b3を遅延回
路に入力するようにし、更にFET Q13，Q14から
なるインバータの出力に信号b5をゲート入力とす
るFET Q19を並列接続し、FET Q23，Q24からな
るインバータの出力に信号a5をゲート入力とする
FETQ29の並列接続するように構成してある。
その各部信号の波形図である。この実施例は、プ
ツシユプル接続したFET Q16，Q17，Q18及び
Q26，Q27，Q28からなる２つのインバータに入力
信号Ａ，Ｂを受け、その出力信号a3，b3を遅延回
路に入力するようにし、更にFET Q13，Q14から
なるインバータの出力に信号b5をゲート入力とす
るFET Q19を並列接続し、FET Q23，Q24からな
るインバータの出力に信号a5をゲート入力とする
FETQ29の並列接続するように構成してある。
この実施例において、仮に入力信号Ａが高レベ
ルから低レベルへ、入力信号Ｂが低レベルから高
レベルへ変化した場合に、第５図ａのごとくに入
力信号Ａ，Ｂが中間レベルにとどまつたとして
も、FET Q26，Q27，Q28からなるプツシユプル
接続したインバータの出力b3は、入力信号Ａが確
定してしきい値電圧以下にならない限り、低レベ
ルから高レベルへ変化する事はできず、信号a5，
b5は前の状態を保持したままである。更に、
FET Q23，Q24からなるインバータの出力b5が高
レベルから低レベルへ変化しない限り、FET
Q13，Q14からなるインバータの出力a5は低レベル
から高レベルへ変化することはできない。
ルから低レベルへ、入力信号Ｂが低レベルから高
レベルへ変化した場合に、第５図ａのごとくに入
力信号Ａ，Ｂが中間レベルにとどまつたとして
も、FET Q26，Q27，Q28からなるプツシユプル
接続したインバータの出力b3は、入力信号Ａが確
定してしきい値電圧以下にならない限り、低レベ
ルから高レベルへ変化する事はできず、信号a5，
b5は前の状態を保持したままである。更に、
FET Q23，Q24からなるインバータの出力b5が高
レベルから低レベルへ変化しない限り、FET
Q13，Q14からなるインバータの出力a5は低レベル
から高レベルへ変化することはできない。
従つて、トランスフアーゲートQ15，Q25は入
力信号Ａ，Ｂが確定した後でなければ切り換わる
事ができず、出力信号（タイミング信号）Ｃは、
入力信号Ａ，Ｂが変化して確定したのち、回路の
遅延時間後に高レベルから低レベルに変化するワ
ンシヨツト信号となる。
力信号Ａ，Ｂが確定した後でなければ切り換わる
事ができず、出力信号（タイミング信号）Ｃは、
入力信号Ａ，Ｂが変化して確定したのち、回路の
遅延時間後に高レベルから低レベルに変化するワ
ンシヨツト信号となる。
本実施例では、入力信号Ａ及びＢが、相互にプ
ツシユプル接続された第１及び第２のインバータ
の同相入力端子へそれぞれ入力されているが、そ
れぞれの逆相入力端子へ接続されても、同等の機
能を有することは明らかであり、いずれの方式も
本願請求範囲に含まれるものである。
ツシユプル接続された第１及び第２のインバータ
の同相入力端子へそれぞれ入力されているが、そ
れぞれの逆相入力端子へ接続されても、同等の機
能を有することは明らかであり、いずれの方式も
本願請求範囲に含まれるものである。
以上述べた様に、本発明によれば、入力信号の
変化時に入力信号が中間レベルにとどまつても常
に十分なパルス幅とレベルとを有するタイミング
信号を発生することができるタイミング発生回路
が得られる。
変化時に入力信号が中間レベルにとどまつても常
に十分なパルス幅とレベルとを有するタイミング
信号を発生することができるタイミング発生回路
が得られる。
第１図は従来のタイミング信号発生回路の回路
図、第２図ａ，ｂ，ｃ及び第３図ａ，ｂ，ｃは第
１図の回路の各部信号波形図、第４図は本発明の
一実施例の回路図、第５図はこの実施例の各部信
号の波形図である。
図、第２図ａ，ｂ，ｃ及び第３図ａ，ｂ，ｃは第
１図の回路の各部信号波形図、第４図は本発明の
一実施例の回路図、第５図はこの実施例の各部信
号の波形図である。
Claims (1)
- １ 互いに逆相にある第１及び第２の入力信号を
それぞれ受け相互にプツシユプル接続して低レベ
ル及び高レベルの何れか一方のレベルの信号を出
力する第１及び第２のインバータと、これら第１
及び第２のインバータの出力をそれぞれ受ける第
１及び第２の遅延回路と、これら第１及び第２の
遅延回路の出力をそれぞれ受ける第３及び第４の
インバータと、これら第３及び第４のインバータ
の出力をそれぞれゲート端子へ受けゲート端子と
ドレイン端子とが互いに交差接続してある第１及
び第２のMOSFETと、ゲート端子に前記第３の
インバータの出力を受けソース端子に前記第１の
入力信号を受けるトランスフアゲートの第３の
MOSFETと、ゲート端子に前記第４のインバー
タの出力を受けソース端子に前記第２の入力信号
を受けるとともにドレイン端子が前記第３の
MOSFETのドレイン端子に接続してあるトラン
スフアゲートの第４のMOSFETとを備え、前記
第３及び第４のMOSFETのドレイン端子接続部
からタイミング信号を出力するタイミング信号発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113159A JPS604329A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113159A JPS604329A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS604329A JPS604329A (ja) | 1985-01-10 |
| JPH0223091B2 true JPH0223091B2 (ja) | 1990-05-22 |
Family
ID=14605044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113159A Granted JPS604329A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604329A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006109392A1 (ja) | 2005-03-31 | 2006-10-19 | Piolax, Inc. | スプリング組立体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578988A (en) * | 1980-06-18 | 1982-01-18 | Toshiba Corp | Semiconductor memory |
-
1983
- 1983-06-23 JP JP58113159A patent/JPS604329A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS604329A (ja) | 1985-01-10 |
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