JPS604329A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPS604329A JPS604329A JP58113159A JP11315983A JPS604329A JP S604329 A JPS604329 A JP S604329A JP 58113159 A JP58113159 A JP 58113159A JP 11315983 A JP11315983 A JP 11315983A JP S604329 A JPS604329 A JP S604329A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- input signals
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、非同期型スタティックメモリ回路等に用いる
ＭＯＳＦＥＴを備えたタイミング信号発生回路に関する
。
ＭＯＳＦＥＴを備えたタイミング信号発生回路に関する
。
近年、非同期型スタティックメモリ回路において高速化
、低消費電力化を目的として、入力アドレス信号の変化
を検出して内部信号（一般にはワンショットパルス）を
発生し、この内部信号を用いてディジット線のプリチャ
ージあるいはバランス等を行なわせしめ高速化・低消費
電力化を計ることが行なわれている。この目的を達成す
るためには、あらゆるアドレス信号の入力状態において
も内部信号の発生を保証し十分なパルス幅のワンショッ
トパルスの確保が必要である、本発明はかかる背景のも
とになされたもので、あらゆるアドレス入力の状態にお
いても前記内部信号として用い得るパルス幅のワンショ
ットパルスが確保できる様に構成された回路である。
、低消費電力化を目的として、入力アドレス信号の変化
を検出して内部信号（一般にはワンショットパルス）を
発生し、この内部信号を用いてディジット線のプリチャ
ージあるいはバランス等を行なわせしめ高速化・低消費
電力化を計ることが行なわれている。この目的を達成す
るためには、あらゆるアドレス信号の入力状態において
も内部信号の発生を保証し十分なパルス幅のワンショッ
トパルスの確保が必要である、本発明はかかる背景のも
とになされたもので、あらゆるアドレス入力の状態にお
いても前記内部信号として用い得るパルス幅のワンショ
ットパルスが確保できる様に構成された回路である。
第１図は従来のワンショット内部信号発生用のタイミン
グ信号発生回路の回路図である。この回路は、互いに逆
相の２つの入力信号Ａ、Ｂ（メモリ回路の場合はアドレ
ス入力信号から発生した、真と偽の信号である）を受け
、入力信号＆、Ｂを遅延させるためのＦ” ＴＱ ｌｏ
ｌ Ｑ ｔｔ ＋ Ｑ ｔ２及びＱ２０ ＋ Ｑ２１
＋ Ｑ２□からなる遅延回路と、遅延回路の出力を入
力信号として波形整形を行なうためのＦＩＰ１’Ｑ１３
１Ｑ□４及びＱ２３１Ｑ２４からなるインバータと、イ
ンバータの出力をゲートに入力し遅延回路の入力信号Ａ
、Ｂをドレインにそれぞれ受けるトランスファーゲー’
） Ｑ １５ 、 Ｑ ２５ とを有し、各トランスフ
ァーゲートのソースを結合して出力信号（タイミング信
号）Ｃを得る。
グ信号発生回路の回路図である。この回路は、互いに逆
相の２つの入力信号Ａ、Ｂ（メモリ回路の場合はアドレ
ス入力信号から発生した、真と偽の信号である）を受け
、入力信号＆、Ｂを遅延させるためのＦ” ＴＱ ｌｏ
ｌ Ｑ ｔｔ ＋ Ｑ ｔ２及びＱ２０ ＋ Ｑ２１
＋ Ｑ２□からなる遅延回路と、遅延回路の出力を入
力信号として波形整形を行なうためのＦＩＰ１’Ｑ１３
１Ｑ□４及びＱ２３１Ｑ２４からなるインバータと、イ
ンバータの出力をゲートに入力し遅延回路の入力信号Ａ
、Ｂをドレインにそれぞれ受けるトランスファーゲー’
） Ｑ １５ 、 Ｑ ２５ とを有し、各トランスフ
ァーゲートのソースを結合して出力信号（タイミング信
号）Ｃを得る。
入力信号Ａが高レベル、入力信号Ｂが低レベルの状態に
おいては、トランスファーゲートＱ１ｓは非導通、トラ
ンスファーゲートＱ２５は導通状態にあり、出力信号Ｃ
は入力信号Ｂと同じ低レベルとなっている。第２図（ａ
） 、 （ｂ） 、 （Ｃ）は第１図の回路の各部信号
の波形図である。本図（ａ）に示すように、入力信号Ａ
が低レベルへ、入力信号Ｂが高レベルへ変化すると、ト
ランスファーゲート’Ｑ２ｓを通して入力信号Ｂと接続
されている出力信号Ｃは隻第２図（Ｃ１の波形の立上り
部に示されている通り低レベルから高レベルへ変化する
。入力信号Ａ、Ｂが変化した事により、遅延回路とイン
バータで決まる遅延時間後に、第２図（ｂ）に示すよう
にインバータ出力信号ａ２は低レベルから高レベルへ、
インバータ串力信号ｂ２は高レベルから低レベルに変化
し、トランスファーゲートＱ１５は信号ａ２が閾値電圧
ｖＴを越えた時点から非導通がら導通へ、トランスファ
ーゲートＱ２５は信号ｂ２が閾値電圧■ｏ以丁になった
時点から導通がら非導通に変化する。入力信号Ｂの変化
と共に高レベルとなっている出力信号Ｃは、導通状態に
変化したトランスファーゲートＱ工、を通して低レベル
の入力信号Ａと接続される事により、第２図（Ｃ）の波
形の立下り部に示されている通り低レベルに変化し、出
力信号Ｃはワンショット信号となる。第１図の回路は、
入力信号及び回路の対称性から、入力信号Ａが低レベル
カラ高レベルへ、入力信号Ｂが高レベルから低レベルへ
変化した場合も同様に作動する。
おいては、トランスファーゲートＱ１ｓは非導通、トラ
ンスファーゲートＱ２５は導通状態にあり、出力信号Ｃ
は入力信号Ｂと同じ低レベルとなっている。第２図（ａ
） 、 （ｂ） 、 （Ｃ）は第１図の回路の各部信号
の波形図である。本図（ａ）に示すように、入力信号Ａ
が低レベルへ、入力信号Ｂが高レベルへ変化すると、ト
ランスファーゲート’Ｑ２ｓを通して入力信号Ｂと接続
されている出力信号Ｃは隻第２図（Ｃ１の波形の立上り
部に示されている通り低レベルから高レベルへ変化する
。入力信号Ａ、Ｂが変化した事により、遅延回路とイン
バータで決まる遅延時間後に、第２図（ｂ）に示すよう
にインバータ出力信号ａ２は低レベルから高レベルへ、
インバータ串力信号ｂ２は高レベルから低レベルに変化
し、トランスファーゲートＱ１５は信号ａ２が閾値電圧
ｖＴを越えた時点から非導通がら導通へ、トランスファ
ーゲートＱ２５は信号ｂ２が閾値電圧■ｏ以丁になった
時点から導通がら非導通に変化する。入力信号Ｂの変化
と共に高レベルとなっている出力信号Ｃは、導通状態に
変化したトランスファーゲートＱ工、を通して低レベル
の入力信号Ａと接続される事により、第２図（Ｃ）の波
形の立下り部に示されている通り低レベルに変化し、出
力信号Ｃはワンショット信号となる。第１図の回路は、
入力信号及び回路の対称性から、入力信号Ａが低レベル
カラ高レベルへ、入力信号Ｂが高レベルから低レベルへ
変化した場合も同様に作動する。
第１図の従来例の動作は以上の如くであるが、従来例の
回路は以下の様な欠点を有している。いま仮に入力信号
Ａが高レベルから低レベルへ、入力信号Ｂが低レベルか
ら高レベルへ変化する場合において、第３図（ａ）に示
すように、入力信号Ａ。
回路は以下の様な欠点を有している。いま仮に入力信号
Ａが高レベルから低レベルへ、入力信号Ｂが低レベルか
ら高レベルへ変化する場合において、第３図（ａ）に示
すように、入力信号Ａ。
Ｂの変化時において両信号Ａ、Ｂは高レベルと低レベル
の中間レベルにとどまり、そのレベルがＦＥＴの閾値電
圧■を以上である期間が生じた場合、第１図の回路の各
部信号波形は第３図（ｂ） 、 （Ｃ１に示す如くにな
る。入力信号Ａ 、 Ｂの変化の当初に一担は導通中の
Ｑ２５によって出力信号Ｃは、第３図（Ｃ）のように、
信号Ｂの通りに得られるものの、出力信号Ｃが十分な高
レベルにならないうちに、インバータ出力信号ｂ２をゲ
ートの入力としているトランスファーゲートＱ２６が非
導通になるから、出力信号Ｃは所定レベルにおけるパル
ス幅が足りず、入力信号Ａ、Ｂが確定した時点で必要と
するパルス振幅が得られないという欠点を有する。
の中間レベルにとどまり、そのレベルがＦＥＴの閾値電
圧■を以上である期間が生じた場合、第１図の回路の各
部信号波形は第３図（ｂ） 、 （Ｃ１に示す如くにな
る。入力信号Ａ 、 Ｂの変化の当初に一担は導通中の
Ｑ２５によって出力信号Ｃは、第３図（Ｃ）のように、
信号Ｂの通りに得られるものの、出力信号Ｃが十分な高
レベルにならないうちに、インバータ出力信号ｂ２をゲ
ートの入力としているトランスファーゲートＱ２６が非
導通になるから、出力信号Ｃは所定レベルにおけるパル
ス幅が足りず、入力信号Ａ、Ｂが確定した時点で必要と
するパルス振幅が得られないという欠点を有する。
本発明の目的は、互いに逆相な２つの入力信号の変化時
にそれらの入力信号が中間レベルにとどまることがあっ
ても常に十分なパルス幅及びレベルを持つタイミング信
号を発生することができるタイミング信号発生回路の提
供にある。
にそれらの入力信号が中間レベルにとどまることがあっ
ても常に十分なパルス幅及びレベルを持つタイミング信
号を発生することができるタイミング信号発生回路の提
供にある。
本発明によるタイミング信号発生回路は、互いに逆相に
ある第１及び第２の入力信号をそれぞれ受け相互にプッ
シュプル接続しである第１及び第２のインパークと、こ
れら第１及び第２のインバータの出力をそれぞれ受ける
第１及び第２の遅延回路と、これら第１及び第２の遅延
回路の出力をそれぞれ受ける第３及び第４のインバータ
と、これら第３及び第４のインバータの出力をそれぞれ
ゲート端子へ受けゲート端子とドレイン端子とが互いに
交差接ＵｅＬ、である第１及び第′２のＭＯＳＦＥＴと
、ゲート端子に前記第３のインバータの出力を受けソー
ス端子に前記第１の入力信号を受ける第３のＮｌ０８Ｆ
ＥＴと、ゲート端子に前記第４のインバータの出力を受
けソース端子に前記第２の入力信号を受けるとともにド
レイン端子が前記第３のＭＯ８ＦＥ’ｌ’のドレイン端
子に接続しである第４のＭＯＳＦＥＴ とを備ｔ、Ｍ
記第３ 及Ｕｍ４（７）ＭＯＳＦＥＴのドＬ／イン端子
接続部からタイミング信号を出力する構成である。
ある第１及び第２の入力信号をそれぞれ受け相互にプッ
シュプル接続しである第１及び第２のインパークと、こ
れら第１及び第２のインバータの出力をそれぞれ受ける
第１及び第２の遅延回路と、これら第１及び第２の遅延
回路の出力をそれぞれ受ける第３及び第４のインバータ
と、これら第３及び第４のインバータの出力をそれぞれ
ゲート端子へ受けゲート端子とドレイン端子とが互いに
交差接ＵｅＬ、である第１及び第′２のＭＯＳＦＥＴと
、ゲート端子に前記第３のインバータの出力を受けソー
ス端子に前記第１の入力信号を受ける第３のＮｌ０８Ｆ
ＥＴと、ゲート端子に前記第４のインバータの出力を受
けソース端子に前記第２の入力信号を受けるとともにド
レイン端子が前記第３のＭＯ８ＦＥ’ｌ’のドレイン端
子に接続しである第４のＭＯＳＦＥＴ とを備ｔ、Ｍ
記第３ 及Ｕｍ４（７）ＭＯＳＦＥＴのドＬ／イン端子
接続部からタイミング信号を出力する構成である。
次ＶＣ図面を参照して本発明の詳細な説明する。
第４図は本発明の一実施例の回路図、第５図はその各部
信号の波形図である。この実施例は、プツシニブル接続
したＦＥＴＱｌｓ ＋ Ｑ１７ ｒ Ｑｌｇ 及びＱ２
６ ｒ Ｑ２７ ＋ Ｑ２８からなる２つのインバータ
に入力信号Ａ、Ｂを受け、その出力信号ａ３．ｂ３を遅
延回路に入力するようにし、更にＦＥＴＱ、３゜Ｑ１４
からなるインバータ゛の出力に信号ｂ５をゲート入力と
するＦＥＴＱ、、を並列接続し、ＦＥＴＱ２３゜Ｑ２４
からなるインバータの出力に信号ａ５をゲート入力とす
るＦ’ＥＴＱ２．を並列接続するように構成しである。
信号の波形図である。この実施例は、プツシニブル接続
したＦＥＴＱｌｓ ＋ Ｑ１７ ｒ Ｑｌｇ 及びＱ２
６ ｒ Ｑ２７ ＋ Ｑ２８からなる２つのインバータ
に入力信号Ａ、Ｂを受け、その出力信号ａ３．ｂ３を遅
延回路に入力するようにし、更にＦＥＴＱ、３゜Ｑ１４
からなるインバータ゛の出力に信号ｂ５をゲート入力と
するＦＥＴＱ、、を並列接続し、ＦＥＴＱ２３゜Ｑ２４
からなるインバータの出力に信号ａ５をゲート入力とす
るＦ’ＥＴＱ２．を並列接続するように構成しである。
この実施例において、仮に入力信号Ａが高レベルから低
レベルへ、入力信号Ｂが低レベルから高レベルへ変化し
た場合に、第５図（ａ）のどとくＶこ入力信号Ａ、Ｂが
中間レベルにとどまったとしても、Ｆ ＥＴ Ｑ ２６
、 Ｑ２７ 、 Ｑ２８ からなるプッシュプル接続
したインバータの出力ｂ３は、入力信号人が確定してし
きい値電圧以下にならない限り、低レベルから高レベル
へ変化する事はできず、信号ａ５゜ｂ５は前の状態を保
持したままである。更に、ＦＥＴＱ２Ｂ ＋ Ｑ２４か
らなるインバータの出力す、が高レベルから低レベルへ
変化しない限り、Ｆ”ＢＴＱ□３゜Ｑ工、からなるイン
バータの出力ａ、は低レベルから高レベルへ変化するこ
とはできない。
レベルへ、入力信号Ｂが低レベルから高レベルへ変化し
た場合に、第５図（ａ）のどとくＶこ入力信号Ａ、Ｂが
中間レベルにとどまったとしても、Ｆ ＥＴ Ｑ ２６
、 Ｑ２７ 、 Ｑ２８ からなるプッシュプル接続
したインバータの出力ｂ３は、入力信号人が確定してし
きい値電圧以下にならない限り、低レベルから高レベル
へ変化する事はできず、信号ａ５゜ｂ５は前の状態を保
持したままである。更に、ＦＥＴＱ２Ｂ ＋ Ｑ２４か
らなるインバータの出力す、が高レベルから低レベルへ
変化しない限り、Ｆ”ＢＴＱ□３゜Ｑ工、からなるイン
バータの出力ａ、は低レベルから高レベルへ変化するこ
とはできない。
従って、トランスファーゲートＱ１５１Ｑ２５は入力信
号Ａ、Ｂが確定した後でなければ切り換わる事ができず
、出力信号（タイミング信号）Ｃは、入力信号Ａ、Ｂが
変化して確定したのち、回路の遅延時間後に高レベルか
ら低レベルに変化するワンショット信号となる。
号Ａ、Ｂが確定した後でなければ切り換わる事ができず
、出力信号（タイミング信号）Ｃは、入力信号Ａ、Ｂが
変化して確定したのち、回路の遅延時間後に高レベルか
ら低レベルに変化するワンショット信号となる。
本実施例では、入力信号Ａ及びＢが、相互にプッシュプ
ル接続された第１及び第２のインバータの同相入力端子
へそれぞれ入力されているが、それぞれの逆相入力端子
へ接続されても、同等の機能を有することは明らかであ
り、いずれの方式も本願請求範囲に含まれるものである
。
ル接続された第１及び第２のインバータの同相入力端子
へそれぞれ入力されているが、それぞれの逆相入力端子
へ接続されても、同等の機能を有することは明らかであ
り、いずれの方式も本願請求範囲に含まれるものである
。
以上述べた様に、本発明によれば、入力信号の変化時に
入力信号が中間レベルにとどまっても常に十分なパルス
幅とレベルとを有するタイミング信号を発生することが
できるタイミング発生回路が得られる。
入力信号が中間レベルにとどまっても常に十分なパルス
幅とレベルとを有するタイミング信号を発生することが
できるタイミング発生回路が得られる。
第１図は従来のタイミング信号発生回路の回路図、第２
図（ａ） 、 （ｂ） 、 （Ｃ１及び第３図（ａ）
、 （ｂ） 、 （ｃ）は第１図の回路の各部信号波形
図、第４図は本発明の一実施例の回路図、第５図はこの
実施例の各部信号の波形図である。 →咄テラ・し・・／いり）［シＨρ３１”ＦＪ−（ｌ：
： ｒ＞ハ＞スｌ’）１ｆ’、ＨＩＳＦＩＪ楽１回 早４Ｍ ＹＳ回
図（ａ） 、 （ｂ） 、 （Ｃ１及び第３図（ａ）
、 （ｂ） 、 （ｃ）は第１図の回路の各部信号波形
図、第４図は本発明の一実施例の回路図、第５図はこの
実施例の各部信号の波形図である。 →咄テラ・し・・／いり）［シＨρ３１”ＦＪ−（ｌ：
： ｒ＞ハ＞スｌ’）１ｆ’、ＨＩＳＦＩＪ楽１回 早４Ｍ ＹＳ回
Claims (1)
- 互いに逆相にある第１及び第２の入力信号をそれぞれ受
け相互にプッシュプル接続しである第１及び第２のイン
バータと、これら第１及び第２のインバータの出力をそ
れぞれ受ける第１及び第２の遅延回路と、これら第１及
び第２の遅延回路の出力をそれぞれ受ける第３及び第４
のインバータと、これら第３及び第４のインバータの出
力をそれぞれゲート端子へ受けゲート端子とドレイン端
子とが互いに交差接続しである第１及び第２のＭＯ８Ｆ
Ｂ’Ｉ’と、ゲート端子に前記第３のインバータの出力
を受けソース端子に前記第１の入力信号を受ける第３の
ＭＯ８ＦＥ’Ｉ’と、ゲート端子に前記第４のインバー
タの出力を受けソース端子に前記第２の入力信号を受け
るとともにドレイン端子が前記第３のＭＯＳＦＥＴのド
レイン端子に接続しである第４のＭＯＳＦＥＴとを備え
、前記第３及び第４のＭＯＳＦＥＴのドレイ／端子接続
部からタイミング信号を出力するタイミング信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113159A JPS604329A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113159A JPS604329A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS604329A true JPS604329A (ja) | 1985-01-10 |
| JPH0223091B2 JPH0223091B2 (ja) | 1990-05-22 |
Family
ID=14605044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113159A Granted JPS604329A (ja) | 1983-06-23 | 1983-06-23 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101222113B1 (ko) | 2005-03-31 | 2013-01-15 | 가부시키가이샤 파이오락꾸스 | 스프링 조립체 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578988A (en) * | 1980-06-18 | 1982-01-18 | Toshiba Corp | Semiconductor memory |
-
1983
- 1983-06-23 JP JP58113159A patent/JPS604329A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578988A (en) * | 1980-06-18 | 1982-01-18 | Toshiba Corp | Semiconductor memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101222113B1 (ko) | 2005-03-31 | 2013-01-15 | 가부시키가이샤 파이오락꾸스 | 스프링 조립체 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223091B2 (ja) | 1990-05-22 |
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