JPH0222922A - 高速可変分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＤ形フリップフロップ回路を使用して高い周波
数までの分周を行う可変分周回路に関する。

（従来の技術） 従来この種の回路は必要な分周数を得るため、プログラ
マブルデバイダの前にプリスケーラが使用され、このプ
リスケーラはＥＣＬ等をデバイスとする２係数形のもの
を用いていた。

（発明が解決しようとする課題） しかし、このようなプリスケーラは、分周数は少なくて
よいが連続可変でしかも高速用としての準マイクロ波帯
ＰＬＬ回路用分周回路には不適当であった。

（問題点を解決するための手段） 本発明は上記のような背景のもとになされたもので、２
ｎ又は２ｎ＋１　（ｎは１．２・・・・ｎ）の分周を行
う場合、ｎ＋１個のＤ形フリップフロップ（以下Ｄ−Ｆ
Ｆという）を用い、そのうちｎ個を継続接続し残る１個
を奇数次設定用として、ｍを１＜ｍ≦ｎの範囲の任意の
整数としたとき２ｍ分周では奇数次設定用Ｄ−ＦＦ及び
ｍ番目以外のＤ−ＦＦのＱ又はζ出力を断とし、２ｍ＋
１分周では奇数次設定用Ｄ−ＦＦを接にして分周を行う
ようにしたもので、以下実施例につき図面により詳細に
説明する。

（実施例） 第１図は本発明の一実施例を示す構成図で、１〜４はＤ
−ＦＦ、５は奇数次設定用Ｄ−ＦＦ、６は２人力ＡＮＤ
回路、７は２人力ＯＲ回路、８は４人力ＯＲ回路、９〜
１２Ｌ１２人力ＡＮＤ回路、１３〜１６は３人力ＡＮＤ
回路、１７〜１９はインバータ、２０は分周数設定回路
である。

本実施例では最大分周数がｎ＝４として２ｎ＝８．２ｎ
＋１＝９の回路である。

構成としては、４個のＤ−ＦＦＩ〜Ｄ−ＦＦ４を縦続接
続し、前段のＤ−ＦＦのζ出力を後段のＤ入力端に入力
し、クロック信号は各Ｄ−ＦＦのクロ＼ツク入力端に並
列入力される。各Ｄ−ＦＦのζ出力は分周数設定回路２
０の奇数次設定出力を除く該当出力と各ＡＮＤ回路９〜
１２でＡＮＤがとられ、各ＡＮＤ出力は４人力ＯＲ回路
８に入力し、ＯＲ回路８の出力は奇数次設定用Ｄ−ＦＦ
５のＤ入力端に入力される。Ｄ−ＦＦ５のζ出力は分周
数設定回路２０の奇数次設定出力とＡＮＤ回路６でＡＮ
Ｄがとられ、このＡＮＤ出力はＯＲ回路８の出力とＯＲ
回路７で加算された後Ｄ−ＦＦ１のＤ入力端に加えられ
、Ｄ−ＦＦＩのζ出力は分周回路の出力となると共にＤ
−ＦＦ２のＤ入力端に加えられる。

このような構成に於て、まず２ｎ＝８分周につき動作を
説明する。

この場合、分周数設定の入力は２３の項のみ「Ｈ」レベ
ルで他は「Ｈ」レベルとなっている。

従ってＡＮＤｒｇＪｖｓ１３〜１５の出力は「Ｌ」レベ
ルでＡＮＤ回路１６のみ「Ｈ」レベルとなっているため
、ＡＮＤ回路６，９〜１１の出力レベルは常時「Ｌ」レ
ベルでＡＮＤ回路１２の出力のみＤ−ＦＦ４のζ出力に
従って変化する。クロック信号が入力する前ではＤ−Ｆ
Ｆ４の百出力はｒＨ，レベルとなっているので、Ｄ−Ｆ
ＦＩのＤ入力端は「Ｈ」レベルになっている。この状態
でクロック信号が入力するとＤ−ＦＦＩから順次ζ出力
は「Ｈ」レベルになり、４個のクロック信号が入力する
とＤ−ＦＦ４のζ出力は「Ｌ」レベルになり、Ｄ−ＦＦ
ＩのＤ入力端は「Ｌ」レベルになる。次のクロック信号
が入力するとＤ−ＦＦＩのζ出力は「Ｌ」レベルになり
、９番目のクロック信号が入力するまで縦続する。つま
りＤ−ＦＦＩのζ出力は８個のクロック信号で１クロツ
クの出力が得られるので８分周を行っていることになる
。次に２ｎ＋１＝９分周の場合について説明する。この
場合、分周数設定入力は２３と２０の項がｒＨ，レベル
で他は「Ｌ」レベルである。上記と異るのはＡＮＤ＠１
６の出力レベルが常時「Ｌ」レベルでな（、Ｄ−ＦＦ５
のζ出力に従って変化する。そのため５番目のクロック
信号が入力してもその時はＤ−ＦＦ５のζ出力は「Ｈ」
レベルとなっていルタメ、Ｄ−ＦＦＩのＤ入力端は「Ｈ
」レベルとなっている。従ってＤ−ＦＦ１のζ出力は「
Ｌ」レベルにならない。４番目のクロック信号が入力し
た直後Ｄ−ＦＦ５のＤ入力端は「Ｌ」レベルになるため
、５番目のクロック信号でＤ−ＦＦ５のζ出力は「Ｌ」
レベルとなり、Ｄ−ＦＦＩのＤ入力端は「Ｌ」レベルと
なる。従って６番目のクロック信号でＤ−ＦＦＩのζ出
力は’ＬＪレベルとなる。次に１０番目のクロック信号
でｒＨ，レベルに戻る。つまり９個のクロック信号で１
クロツクの出力が得られるので、９分周を行っているこ
とになる。

次に２ｎ＝４分周について説明する。（各部の波形は第
２図（Ａ）に示す）。この場合、分周数設定の入力は２
２の項のみｒＨ，レベルで、他は「Ｌ」レベルとなる。

従ってＡＮＤ＠１１４の出力のみｒＨ，レベルで、１３
．１５．１６の出力は「Ｌ」レベルとなっているため、
ＡＮＤ回路９゜１１．１２の出力は常時「Ｌ」レベルで
、ＡＮＤ回路１０の出力のみＤ−ＦＦ２のζ出力に従っ
て変化する。この場合、８分周の場合と異なるのは２個
の少ないクロック信号でＤ−ＦＦＩのζ出力は変化する
。つまり、ζ出力の「Ｈ」　「Ｌ」レベルそれぞれで２
個ずつ少ないため８−２Ｘ２＝４分周となる。次に２ｎ
＋１＝５分周について説明する（各部の波形は第２図（
ｂ）に示す）。　この場合、分周数設定の入力は、２２
の項および２０項がｒＨ，レベルで他は「Ｌ」となる。

９分周の場合と異なるのはＡＮＤ回路９．１１．１２の
出力が常時ｒｌ、レベルで、ＡＮＤ回路１０の出力のみ
Ｄ−ＦＦ２のＱ出力に従って変化し、Ｄ−ＦＦ１のＱ出
力の変化は２個ずつ少ないクロックで起る。従って９−
２Ｘ２＝５分周となる。

以上説明したように可変分周を行い、また分周数の制御
はＡＮＤ回路７，９〜１２、ＯＲ回路７゜８、Ｄ−ＦＦ
５によって行っており、ＡＮＤ回路９〜１２の他の入力
はクロック入力によって変化せず、Ｄ−ＦＦ　１〜４の
Ｑ出力によって変化する。

そこに生じる遅れは非常に小ざく、またＤ−ＦＦ１．５
のＤ入力端の入力は、次のクロック入力まで変化してい
れば良いので相当の遅れが許容できる。

従って、この回路の動作は相当の高周波例えば準マイク
ロ波帯の周波数まで可能になり、高速の可変分周回路と
なる。以上の説明はｎ＝４の場合であるが、Ｄ−ＦＦに
入力されるクロック信号は並列に入力されているので、
ｎの数が増えてもＤ−ＦＦ間のクロック信号の遅れは無
視できると考えられるので、ｎの数には動作上制限はな
く相当大きな分周まで可能と考えられる。

（発明の効果） 以上説明したように高速での可変分周が可能であるから
、準マイクロ波帯のＰＬＬ回路や、広帯域ＰＬＬ回路に
有効に使用できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は４分周、
５分周の波形図を示す。 １〜４・・・Ｄ−ＦＦ、５・・・奇数次設定用Ｄ−ＦＦ
。 ６．９〜１２・・・２人力ＡＮＤ回路、７・・・２人力
ＯＲ回路、８・・・４人力ＯＲ回路、１３〜１６・・・
３人力ＡＮＤ回路、１７〜１９・・・インバータ、２０
・・・分周数設定回路。 特許出願人　　日本無線株式会社

Claims (1)

【特許請求の範囲】
1. ２ｎ又は２ｎ＋１の最大分周数を有する分周回路に於て
   、奇数次設定用Ｄ−ＦＦと、ｎ個縦続のＤ−ＦＦとにク
   ロック信号を並列入力し、該ｎ個縦続Ｄ−ＦＦの各＠Ｑ
   ＠出力のＯＲ出力を前記奇数次設定用Ｄ−ＦＦのＤ入力
   端に入力し、該Ｄ−ＦＦのＱ出力と前記ＯＲ出力とを他
   のＯＲ回路で加算した後前記Ｎ個縦続Ｄ−ＦＦの最前部
   のＤ入力端に加え、そのＱ出力が分周回路出力となるよ
   うに構成し、１＜ｍ≦ｎの任意の値の２ｍ分周時に奇数
   次設定用Ｄ−ＦＦ及びｍ番目以外のＱ又はＱ出力を断と
   し、２ｍ＋１分周時に奇数次設定用Ｄ−ＦＦのＱ出力を
   接として分周を行う高速可変分周回路。