JPH02208890A - マルチポート・ビデオ・ｄｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は例えばディジタル画像情報を記憶するマルチ
ボート・ビデオ−ＤＲＡＭ、特にその記憶素子の機能改
良に関する。

［従来の技術］ 第７図（ａ）は例えば従来のディジタル画像の４ｘ　４
ｘ　（４＋　ｎ）フレームメモリからオーバーレイ情報
（文字や図形・カーソル等を表現する２値情報）の４面
分（４ブレーン）即ちオーバーレイ・データをＯＲ演算
して輝度制御信号（１ビツト）を得てイメージΦデータ
と共に表示させる概念図である。

図において（２０）はｎビットのデータ構成を用いる狭
義のフレームバッファ用のイメージψデータ（色・階調
を表現する）メモリ、（２１）は４面分のオーバーレイ
情報を持つオーバーレイ・メモリ、（２２）はオーバー
レイ・メモリ（２１）からのオーバーレイ情報を２値化
するＯＲ演算回路、（２３）はＯＲ演算回路（２２）か
ら出力する輝度制御信号で、（２４）はＤ／Ａ変換器で
輝度制御信号（２３）で輝度制御されている。

又、第７図（ｂ）はオーバーレイメモリに対してマルチ
ポート・ビデオ・ＤＲＡＭ　（１Ｍビット）を用いてオ
ーバーレイ情報（４面）をＯＲ演算して輝度制御信号を
得るブロック図である。

（２５）はオーバーレイ・メモリ（２１）に変えて用い
るマルチポート・ビデオ・ＤＲＡＭ、（２Ｂ）はマルチ
ポート拳ビデオ−ＤＲＡＭに入力する各制御信号（ＲＡ
Ｓ、ＣＡＳ、ＤＴｌｏＢ、ＶＢ／ＷＥ、ＤＳＦ、ＳＣ，
ＳＥ）　、（２７）ハ５ンダム・アクセス・ポート側へ
入力するオーバーレイ情報（Ｖ／＋０１〜Ｗ／１０４）
、（２８）はランダム・アクセス・ポート側のインプッ
ト・バッファ、（２９）はランダム・アクセス１メモリ
部、（３０）はシリアル・アクセス・メモリ部、（３１
）はランダム・アクセス・メモリ部（２９）及びシリア
ル・アクセス・メモリ部（３０）をアドレスするアドレ
ス・バス、（３２）はシリアル・アウトプット・バッフ
ァ、（２２）はマルチポート・ビデオ・ＤＲＡＭのシリ
アルφアウトプット・バッファ（３２）を通して出力さ
れたオーバーレイ情報をＯＲ演算するＯＲ演算回路、（
２３）はＯＲ演算回路（２２）より得られた輝度制御信
号である。

従来のマルチポート拳ビデオ−ＤＲＡＭは上記のように
構成されているので、例えば第７図（ａ）に於いて、複
数面（ブレーン）のオーバーレイ情報を有する場合、オ
ーバーレイ・メモリ部分については、画素方向に２値化
する為のＯＲ演算を行う制御回路が必要である。

又、第７図（ｂ）に於いても、このオーバーレイ・メモ
リ部分に、マルチボート・ビデオ−ＤＲＡＭ（１Ｍビッ
ト）を使用する時、複数ビットのシリアルやアクセス−
メモリ出力のオーバーレイ情報を画素方向に２値化する
為のＯＲ演算を行う制御回路が必要である。

Ｃ発明が解決しようとする課題］ 上記のような従来のマルチポート・ビデオ・ＤＲＡＭで
は、オーバーレイ情報を読み出して画面表示する時、シ
リアル・アクセス・メモリ（ＳＡＭ）部（２９）のオー
バーレイ情報出力を、外部回路としてのＯＲ演算回路に
接続しなくてはならないという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、マルチボート・ビデオ−ＤＲＡＭ内に若干の内蔵
回路を追加することにより、読みだしと同時にオーバー
レイ情報を画素方向に２値化して、出力として輝度制御
信号が得られ、その外部回路及び制御回路を不要とした
マルチボート争ビデオ−ＤＲＡＭを得ることを目的とす
る。

［課題を解決するための手段］ 第１の発明に係るマルチポート・ビデオ・ＤＲＡＭは、
シリアル・アクセス・メモリ部から独立して、シリアル
争アクセス・メモリ部と同じ入出力ビット幅を持ち、マ
ルチポート・ビデオ・ＤＲＡＭのランダム・アクセス・
ボート側からマスク番データをロードし、シリアル・ア
クセス拳メモリ部のオーバーレイ・データとビット対応
してマスク設定する出力ブレーン・セレクト争レジスタ
を備える。

そして、その出力ブレーン・セレクト舎レジスタに設定
したマスク・データとシリアル争アクセス・メモリ部の
オーバーレイ・データ出力とをＡＮＤ論理演算し、その
ＡＮＤ論理演算の結果をＯＲ論理演算することにより、
シリアル拳アクセス・メモリ部のオーバーレイ・データ
出力を画素方向に２値化して、輝度制御信号を発生する
ＡＮＤ−ＯＲ回路を備える。

又、マルチボート争ビデオ・ＤＲＡＭに入力する外部制
御信号により、出力プレーン・セレクト・レジスタにマ
スク・データを設定する際のタイミング信号と、ＡＮＤ
−ＯＲ回路で論理演算した輝度制御信号をシリアル・ア
クセス・ポート側へ出力制御する際のタイミング信号と
、シリアル・アクセス・メモリ部とシリアル・アクセス
争ボート側間のデータ入出力を制御する際のタイミング
信号とに於いて、そのタイミング信号を発生する内部制
御タイミング発生回路を備える。

そして、内部制御タイミング発生回路のタイミング信号
により、ＡＮＤ−ＯＲ回路で論理演算した輝度制御信号
出力をシリアル・アクセス・ポート側への出力と、シリ
アル・アクセス・メモリ部とシリアル・アクセスΦボー
ト側間のデータ入出力とを制御する出力コントローラを
備える。

この出力コントローラからの制御信号によりＡＮＤ−Ｏ
Ｒ回路で論理演算した輝度制御信号出力又は、シリアル
拳アクセス争メモリ部の入出力データの一方を選択して
切り換え、シリアル・アクセス・ポート側へ導くセレク
タ回路を備える。

そして、このＡＮＤ−ＯＲ回路で論理演算した輝度制御
信号出力とシリアル・アクセス・メモリ部のデータ入出
力とを兼用するシリアル入出力端子とを備えているもの
である。

第２の発明に係るマルチポート・ビデオ・ＤＲＡＭは、
第１の発明に係るマルチポート・ビデオ・ＤＲＡＭの出
力コントローラと、セレクタ回路と、その制御タイミン
グ信号とを省いて、シリアル争アクセス・メモリ部のオ
ーバーレイ・データ出力と出力プレーン・セレクト・レ
ジスタのマスク・データとをＡＮＤ−ＯＲ回路でＡＮＤ
−ＯＲ論理演算して得られた輝度制御信号の出力が独立
した端子を持つ輝度制御信号出力端子とを備えたもので
ある。

［作　用］ この第１の発明は、マルチポート・ビデオ・Ｄ−ＲＡＭ
内に追加された内蔵回路をもって、オーバーレイ情報を
読み取る場合、初めに、４面のオーバーレイ中データの
内、成る面のオーバーレイ・データがマスクを必要とす
る時、マルチボート争ビデオ−ＤＲＡＭの外部制御信号
により、ランダム・アクセス・ボート側から出力ブレー
ン・セレクト争レジスタへマスク・データをロードする
。

次に、シリアル・出力サイクルに於いて、シリアル・ア
クセス・メモリのオーバーレイ・データ出力（４ビツト
）とビット対応してマスク設定した出力プレーン・セレ
クト・レジスタ（４ビツト）の出力とをＡＮＤ−ＯＲ回
路でＡＮＤ−ＯＲ論理演算することにより、画素方向に
２値化した輝度制御信号出力（１ビツト）を得ることが
できる。

その２値化した輝度制御信号出力と通常のシリアル入出
力データとの切り換えを行う為、例えば、輝度制御信号
出力側へ切り換える際、マルチポート・ビデオ・ＤＲＡ
Ｍに入力する外部制御信号によって、内部制御タイミン
グ発生回路のタイミング信号を発生して出力コントロー
ラを制御する。

出力コントローラはセレクタ回路に対してＡＮＤ−ＯＲ
回路で論理演算した輝度制御信号を選択する制御信号を
出力する。

そして、セレクタ回路は、Ａ−Ｃ間へ切り換え、シリア
ル・アクセス・ポート側へ輝度制御信号出力を導き、ア
ウトプット番バッファを通して定められた端子から出力
される。

第２の発明は、第１の発明に於けるマルチボート型ビデ
オ・ＤＲＡＭ内に追加された内蔵回路の内、出力コント
ローラと、セレクタ回路と、その制御タイミング信号と
を省いている。そして、第１の発明と同様に、出力プレ
ーン・セレクト・レジスタにマスク・データをロードし
マスク設定をする。

そして、シリアル・出力サイクルで、シリアル・アクセ
ス・メモリのオーバーレイ・データ出力（４ビツト）と
ビット対応してマスク設定した出力プレーン・セレクト
・レジスタ（４ビツト）の出力とをＡＮＤ−ＯＲ回路で
ＡＮＤ−ＯＲ論理演算することにより、画素方向に２値
化した輝度制御信号出力（１ビツト）を得る。

そして、その輝度制御信号の出力が独立した端子を持つ
輝度制御信号出力端子へ直接に出力する。

［実施例］ 第１図はこの発明の一実施例を示すマルチポート・ビデ
オ・Ｄ−ＲＡＭで、オーバーレイ・データ（４面）を画
素方向に２値化（１ビツト）シて出力する機能を内蔵し
たことを示す概略図である。

（１）はマルチポート・ビデオ・ＤＲＡＭ内のランダム
・アクセス・メモリ、（２）はマルチポート−ビデオ・
ＤＲＡＭ内のシリアル・アクセスΦメモリ、（３）はシ
リアル・アクセス・メモリ（２）の出力とビット対応し
てマスク設定する出力プレーン・セレクト・レジスタで
ある。

（４）はマルチポート・ビデオ・ＤＲＡＭ内に入力する
外部制御信号（ＲＡＳ、画、　ＤＴｌｏＥ　、■／ＷＥ
、ＳＣ，百’Ｕ、ＤＳＦ）、（５）はマルチポート・ビ
デオ・ＤＲＡＭ内に入力する外部制御信号（４）により
内部タイミングを発生する内部制御タイミング発生回路
である。

（６）は出力プレーン・セレクト・レジスタ（３）から
のマスク出力とシリアル・アクセス・メモリ（２）から
のオーバーレイ・データ出力とをビット対応してＡＮＤ
−ＯＲ回路でＡＮＤ論理演算を行い、そのＡＮＤ論理演
算の結果をＯＲ回路でＯＲ論理演算することにより、シ
リアル・アクセス・メモリのオーバーレイ・データ出力
を画素方向に２値化するＡＮＤ−ＯＲ回路である。

（７）はＡＮＤ−ＯＲ回路で論理演算され２値化（１ビ
ツト）した輝度制御信号である。

（８）はマルチポート・ビデオ・ＤＲＡＭに汎用性をも
たせる為に内部制御タイミング発生回路（５）からのタ
イミング信号を受けて、通常のシリアル入出力データと
輝度制御信号（７）との２種類のデータを制御する出力
コントローラである。

（９）は出力コントローラ（８）の制御信号によりシリ
アル入出力データと輝度制御信号（７）とを切り換える
セレクタ回路である。

セレクタ回路（９）からアウトプット・バッファを通し
てシリアル入出力Ｓ　ＩＯｏ側に輝度制御信号（７）は
出力される。

第２図は、オーバーレイ・データ（４面）を画素方向に
２値化（１ビツト）して出力する機能を内蔵したマルチ
ポート・ビデオ・ＤＲＡＭのブロック図（輝度制御信号
出力とシリアルデータ入出力とが兼用）を示したもので
、破線に囲まれた部分が内蔵されたオーバーレイ・デー
タを画素方向・に２値化して出力する機能を持つもので
ある。

（１）〜（９）までは第１図と同様であり、（１０）は
シリアルφアクセス・ボート側のシリアル・アウトプッ
ト・バッファ、（１１）はランダム・アクセス・ボート
側のインプット・バッファ、（１２）はオーバーレイ情
報の入力及びマスク設定データ入力を受は持つランダム
・アクセス・ボートで、（１３）は輝度制御信号出力（
７）及びシリアル・アクセス・メモリ（２）の入出力デ
ータを受は持つシリアル・アクセス・ポートである。

第３図は上記のように構成されたマルチポート・ビデオ
・ＤＲＡＭに於いて、輝度制御信号（７）出力を得る為
に、出力プレーン・セレクト・レジスタ（３）にマスク
データをロードするロードサイクルの一例のタイミング
図である。

例えば、子信号の立ち下がりで、ＤＳＰ、ＦＴ／ｎ。

■ｌ■信号が［Ｈ］で、正信号が［Ｌ］であれば、出力
プレーン・セレクト・レジスタ（３）が受は付けられ、
Ｖ／１０１〜４　（ＬＬＨ）Ｉ）のマスク設定データ（
１２）はインプット・バッファ　（１０）より出力プレ
ーン・セレクト・レジスタ（３）ヘロードされる。

ロードされた出力プレーン・セレクト・レジスタ（３）
はｂｉｔ　ＬがＬ以下、順にり、Ｈ，Ｈという内容にり
なります。又、出力ブレーン・セレクト・ｌノジスタ（
３）へのマスクデータ設定タイミングは、勿論、他のタ
イミングの組み合わせでロードすることも可能である。

第４図はシリアル・アクセス・メモリ（２）からシリア
ル・アクセス・ポート（１３）側ヘシ、リアル出力する
データ及び輝度制御信号（７）の出力を得る為のリード
転送争シリアル出力サイクルのタイミング図を示してい
る。

■信号の立ち下がりで、■、■／■信号が［Ｈ］　、Ｄ
ＳＦ、ＤＴ／酊信号が［Ｌ］である場合、ランダム・ア
クセス・メモリ（１）からシリアル・アクセス・メモリ
（ＳＡＭ）部（２）へデータが転送される。その際、転
送される内容は、罰３信号の立ち下がり時にアドレスラ
イン０〜８でアドレスされた行メモリの記憶データであ
る。

又、那信号の立ち下がりで、ＤＴｌｏＥ　、■／■信号
が［Ｈ］、“ＲＡＳ、ＤＳＦ信号が［Ｌコである場合、
シリアル・アクセス・メモリ（２）の初期スタートアド
レスがアドレスライン０〜８で示され、そして、シリア
ル・イネーブルＳＥ入力信号が［Ｌ］で、シリアル・コ
ントロールＳＣ入力信号のクロックの立ち上がりで、ア
ドレスをシフトして随時シリアル・アクセス・メモリ（
２）からシリアル出力側へオーバーレイ情報が転送され
る。

第５図はシリアル出力部の説明図であり、シリアル・コ
ントロールＳＣ入力によりアドレスをシフトし、随時シ
リアル・アクセス・メモリ（２）からのオーバーレイ情
報（４ｂｉｔ）と上述の出力プレーン・セレクト・レジ
スタ（３）のマスクデータ（４ｂｉｔ）とビット対応し
て、ＡＮＤ−ＯＲ回路（６）でＡＮＤ−ＯＲ演算し、次
の論理演算結果５（ｌｂｉｔ）を出力する。

Ｓ　　（ｎ）　　−（Ｓ　　Ｉｏｌ（ｎ）・　ＰＩ　　
）　　　＋　　（Ｓ　　［ｏ２（ｎ）・Ｐ２　）　＋　
（Ｓ　１ｏ３（ｎ）・Ｐ３　］　＋ｆｓ　１ｏ４（ｎ）
　・Ｐ　４１ Ｓ　ｌｏｌ　−Ｓ　１ｏ４・・・シリアル出力（ｎ）・
・・ＳＡＭアドレス Ｐ１〜Ｐ４・・・出力ブレーン・セ レクト・レジスタ ・・・ＡＮＤ演算 ＋　・・・ＯＲ演算 上述の論理演算結果ＳをＡＮＤ−ＯＲ回路（６）より出
力すると共に、第１図及び第２図より、内部制御タイミ
ング発生回路（５）から出力コントロ−ラ（８）に対し
て輝度制御信号（７）の出力を求めるタイミング信号を
発生させ、出力コントローラ（８）はセレクタ回路（９
）に対してセレクトラインをＡ−Ｃ間に切り換えさせる
制御信号を送る。

セレクタ回路（９）はセレクトラインをＡ−Ｃ間に切り
換え、ＡＮＤ−ＯＲ回路（６）の論理演算出力Ｓは、セ
レクタ回路（９）のセレクトラインＡ−Ｃ間を通ってシ
リアル・アウトプット・バッファ（１０）へ転送され、
シリアル・アウトプット・バッファ（１０）のシリアル
入出力５ＩＯｏ側へ輝度制御信号（７）が出力される。

輝度制御信号（７）を得るマルチポート・ビデオ・ＤＲ
ＡＭ　（１Ｍビット）は汎用性を持たせる為にシリアル
入出力端子と兼用させている。

又、他の実施例として、第６図の破線内に示されるよう
に、マルチポート・ビデオ・ＤＲＡＭに出力端子を新た
に設けて、シリアル入出力端子と兼用させず独立して輝
度制御信号（７〉の出力を得る方法もあり、その際、第
２図の出力コントローラ（８）及びセレクタ回路（９）
を省いて、第６図の様に輝度制御信号（７）の出力（ｌ
ｂｉｔ）とシリアルアクセス・ポート（１８）側の入出
力（４ｂｉｔ）との２種類の出力を同時に得ることも可
能である。

［発明の効果］ 以上のようにこの発明によれば、マルチポート・ビデオ
・ＤＲＡＭのシリアル・アクセスＱメモリのオーバーレ
イ・データ出力（４ビツト）とビット対応してマスク指
定できる出力プレーン・セレクト・レジスタの出力（４
ビツト）とでＡＮＤ−ＯＲ論理演算するＡＮＤ−ＯＲ回
路とを設けたことにより、輝度制御信号出力をマルチポ
ート・ビデオ・ＤＲＡＭから直接に読み出すことができ
るという効果が得られる。

又、ＡＮＤ−ＯＲ論理演算して得られる輝度制御信号出
力と通常のシリアル入出力とを切り換える為に設けられ
た内部制御タイミング発生回路と、出力コントローラと
、セレクタ回路とを内蔵することにより、マルチボート
・ビデオψＤＲＡＭの汎用性を持たせることができると
いう効果が得られる。

そして、上述の様に内蔵されたマルチポート・ビデオ・
ＤＲＡＭは、外部の付属回路や制御を省略することが可
能となり、システム全体としての回路規模の削減及び簡
素化ができるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すオーバーレイ出力す
る機能を内蔵したマルチボート拳ビデオ・ＤＲＡＭの概
略図、第２図はオーバーレイ出力する機能を内蔵したマ
ルチポート・ビデオ・ＤＲＡＭのブロック図（輝度制御
信号出力とシリアルデータ入出力とが兼用）、第３図は
出力プレーン・セレクト・レジスタのロード・サイクル
図、第４図はリード転送、シリアル出力サイクル図、第
５図はシリアル出力部の説明図、第６図はオーバーレイ
出力する機能を内蔵したマルチポート・ビデオ・ＤＲＡ
Ｍのブロック図（輝度制御信号の出力端子を備える）、
第７図（ａ）はディジタル画像のフレームメモリからオ
ーバーレイ出力をイメージデータと共に表示する概念図
、第７図（ｂ）は、オーバーレイ・メモリに対してマル
チボート・ビデオ−ＤＲＡＭを用いてオーバーレイ出力
を得るブロック図である。 図において、（１）はランダム争アクセス・メモリ、（
２）はシリアル・アクセス・メモリ、（３）は出力プレ
ーン・セレクト・レジスタ、（４）はマルチボート−ビ
デオφＤＲＡＭ内に入力する外部制御信号、（５）は内
部制御タイミング発生回路、（Ｂ）ｌｉＡＮＤ−ＯＲ回
路、（７）ハ輝度制御信号、（８）は出力コントローラ
、（９）はセレクタ回路である。 第３図 代理人　弁理士　佐々木　宗　治

Claims (2)

【特許請求の範囲】
1. （１）同時に複数ビットの入出力可能なランダム・アク
   セス・メモリ部とシリアル・アクセス・メモリ部を有す
   るマルチポート・ビデオ・ＤＲＡＭに於いて、 該シリアル・アクセス・メモリ部から独立して前記シリ
   アル・アクセス・メモリ部と同じ入出力ビット幅を持ち
   、前記マルチポート・ビデオ・ＤＲＡＭのランダム・ア
   クセス・ポート側からマスク・データをロードし、前記
   シリアル・アクセス・メモリ部のオーバーレイ・データ
   とビット対応して、マスク設定する出力プレーン・セレ
   クト・レジスタと、 該出力プレーン・セレクト・レジスタに設定したマスク
   ・データ出力と前記シリアル・アクセス・メモリ部のオ
   ーバーレイ・データ出力とをビット対応でＡＮＤ論理演
   算し、そのＡＮＤ論理演算の結果をＯＲ論理演算するこ
   とにより、前記シリアル・アクセス・メモリ部のオーバ
   ーレイ・データ出力を画素方向に２値化して、輝度制御
   信号を発生するＡＮＤ−ＯＲ回路と、 前記マルチポート・ビデオ・ＤＲＡＭに入力する外部制
   御信号により、前記出力プレーン・セレクト・レジスタ
   にマスク・データを設定する際のタイミング信号、該Ａ
   ＮＤ−ＯＲ回路で論理演算した輝度制御信号を前記シリ
   アル・アクセス・ポート側へ出力制御する際のタイミン
   グ信号及び前記シリアル・アクセス・メモリ部と前記シ
   リアル・アクセス・ポート側間のデータ入出力を制御す
   る際のタイミング信号を発生する内部制御タイミング発
   生回路と、 該内部制御タイミング発生回路のタイミング信号により
   、該ＡＮＤ−ＯＲ回路で論理演算した輝度制御信号の前
   記シリアル・アクセス・ポート側への出力及び前記シリ
   アル・アクセス・メモリ部と前記シリアル・アクセス・
   ポート側間のデータ入出力をそれぞれ制御する出力コン
   トローラと、該出力コントローラからの制御信号により
   前記ＡＮＤ−ＯＲ回路で論理演算した輝度制御信号出力
   又は前記シリアル・アクセス・メモリ部の入出力データ
   の一方を選択して切り換え、前記シリアル・アクセス・
   ポート側へ導くセレクタ回路と前記ＡＮＤ−ＯＲ回路で
   論理演算した輝度制御信号出力の出力端子と前記シリア
   ル・アクセス・メモリ部のデータ入出力の入出力端子と
   を兼用するシリアル入出力端子とを備えたことを特徴と
   するマルチポート・ビデオ・ＤＲＡＭ。
2. （２）前記マルチポート・ビデオ・ＤＲＡＭに於いて、
   前記出力コントローラと、前記セレクタ回路と、その制
   御タイミング信号とを省いて、前記シリアル・アクセス
   ・メモリ部のオーバーレイ・データ出力と前記出力プレ
   ーン・セレクト・レジスタのマスク・データ出力とを前
   記ＡＮＤ−ＯＲ回路でＡＮＤ−ＯＲ論理演算して得られ
   た輝度制御信号の出力が独立した端子を持つ輝度制御信
   号出力端子と を備えたことを特徴とするマルチポート・ビデオ・ＤＲ
   ＡＭ。