JPH02201271A - ピーク値検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＡＭＩ信号等のパルス列のピーク値を検出するピーク値
検出回路に関し。

入力パルス列のピーク値が時間的に変動しているような
場合でも、このピーク値の変動に迅速に追従して的確に
ピーク値検出を行うことを目的とし。

入力パルス列のピーク値に応じてキャパシタを充放電す
ることによって入力パルス列のピーク値をホールドする
ピークホールド部と、パルス列が入力されていることを
検出するパルス列検出部と。

パルス列検出回路によるパルス列の入力検出時にピーク
ホールド部のキャパシタを放電させるように制御を行う
制御部とを具備してなる。

（産業上の利用分野） 本発明はＡＭＩ信号等のパルス列のピーク値を検出する
ピーク値検出回路に関する。

ピーク値検出回路は入力パルス列のピーク値が時間的に
変化しているような場合にも、これに迅速に追従してピ
ーク値を検出できることが必要とされる。

〔従来の技術〕

従来のピーク値検出回路（またはピークホールド回路）
が第４図に示される０図において、１１は比較器、１２
はキャパシタ、１３は定電流源。

１４はアナログスイッチ、３２は定電流源である。

比較１３１１は非反転入力■÷が反転入力Ｖ−よりも大
きい時、すなわちＶ÷〉■−の時に“ｌ”を出力してア
ナログスイッチ４を閉じ、その他の時は“Ｏ”を出力し
てアナログスイッチ１４を開く。

このピーク値検出回路の動作が第５図を参照して以下に
説明される。入力パルス列のピーク値Ｖｉｎがピーク値
検出回路のピークホールド値Ｖｐｋよりも大きい期間中
は、比較器１１は“ｌ”を出力してアナログスイッチ１
４を閉じ、それによりキャパシタ１２には定電流源１３
から定電流１１が充電され、その端子電圧であるピーク
ホールド値Ｖｐｋが次第に増加する。

一方、Ｖｉｎ＜Ｖｐｋの期間中は比較器１１は“Ｏ”を
出力してアナログスイッチ１４を開き、キャパシタ１２
の充電が停止され、キャパシタ１２は定電流源３２の定
電流■２により逐次に放電されてピークホールド値Ｖｐ
ｋが減少する。したがってパルス列の入力がなくなった
場合には、ピークホールド値Ｖｐｋは放電電流Ｉ２で決
まる時定数でゆっくりとゼロに近付いていく。

このピークホールド値Ｖｐｋを数式で表すと。

Ｖｐｋ＝　（１１ＸｎＸＴｎ １２　Ｘ　（ｎ　　１）　ＸＴｔ、　）　／Ｃ但し、Ｖ
ｐｋ＜Ｖｉａであり、Ｃはキャパシタ１２のキャパシタ
ンス、Ｔｏはパルス幅、ＴＬはパルスとパルスの間隔で
ある。

〔発明が解決しようとする課題〕

検出対象となるパルス列°はそのピーク値が常に一定で
あるとは限らない０例えば第５図に示されるように、あ
る−群のパルス列（１）が入力され。

それに続いてピーク値が異なる別系統の他の一群のパル
ス列（ＩＩ）が入力されることもある。かかる場合、ピ
ーク値検出回路はそれぞれのパルス列のピーク値Ｖｉａ
１．　　Ｖｉａ２に迅速に追従して検出する必要がある
。

この場合、後に入力されたパルス列（ＩＩ）のピー　り
（Ｉ　Ｖ　ｉｎ２が先に入力されたパルス列（１）のピ
ーク値Ｖ　ｉｎｌよりも大きければ、ピーク値検出回路
は後のパルス列（ＩＩ）のピーク値Ｖｉｎ２を迅速に検
出することが可能である。

しかしながら、後のパルス列（Ｉｆ）のピーク値Ｖｉｎ
２が前のパルス列（夏）のピーク値Ｖ　ｉｎｌよりも小
さい場合、ピーク値検出回路のピークホールド値Ｖｐｋ
の減少が緩慢であることから、これが十分に減少してい
ないうちに後続のパルス列（■）が入力されると、ピー
クホールド値Ｖｐｋが後続パルス列（■）のピーク値Ｖ
ｉｎ２にまで減少するまでの間、ピーク値検出回路は誤
ったピークホールド値を出力し続けることになる。

これを防ぐため、ピークホールド値Ｖｐｋを速やかに減
少させるべくキャパシタ２の放電電流型２を太き（する
ことも可能であるが、この場合、ピークホールド値Ｖｐ
ｋの増加速度が遅くなり、入力パルス列のピーク値に速
やかに追従することができなくなる。

したがって本発明の目的は、入力パルス列のピーク値が
時間的に変動しているような場合でも。

このピーク値の変動に迅速に追従して的確にピーク値検
出を行えるピーク値検出回路を提供することにある。

〔課題を解決するための手段〕

第り図は本発明に係る原理説明図である。

本発明に係るピーク値検出回路は、入力パルス列のピー
ク値に応じてキャパシタを充放電することによって入力
パルス列のピーク値をホールドするピークホールド部４
１と、パルス列が入力され・ていることを検出するパル
Ｘ列検出部４２と、パルス列検出回路４２によるパルス
列の入力検出時に該ピークホールド部４１のキャパシタ
を放電させるように制御を行う制御部４３とを具備して
なる。

〔作用〕 パルス列が入力されている期間中はパルス列検出部４２
により、パルス列の入力が検出され、それとそれまでの
ピークホールド値に応じて制御部４３によりピークホー
ルド部４１のキャパシタの放電電流が大またはゼロに設
定される。この結果。

ピークホールド部４１のピークホールド値が入力パルス
列のピーク値よりも大の状態にあっても。

ピークホールド値は迅速に減少してパルス列のピーク値
に追従することができる。

〔実施例〕

以下１図面を参照して本発明の詳細な説明する。第２図
は本発明の一実施例としてのピーク値検出回路を示すブ
ロック図である。第２図において、Ｖｉｎは入力パルス
列のピーク値を表し、ｌは入力パルス列のピーク値Ｖｉ
ｎを検出してピークホールド値Ｖｐｋとして出力するピ
ークホールド部。

２は同じく入力パルス列のピーク値Ｖｉｎを検出するた
めの比較側ピークホールド部である。３はピークホール
ド部１と２の状態に応じてピークホールド部ｌの放電回
路を制御する論理回路であり。

一方の入力が反転入力となっているＡＮＤ回路からなる
。

ピークホールド部ｌは比較器１１．キャパシタ１２、定
電流源１３と１６．アナログスイッチ１４と１５等を含
み構成される回路であり、基本的には第４図で説明した
回路と同じ回路である。相違点として、キャパシタ１２
を放電させるための定電流源１６がアナログスイッチ１
５を介してキャパシタ１２に接続されていて、このアナ
ログスイッチ１５の開閉は論理回路３によってなされる
。

また定電流源１６の定電流Ｉ３は第４図回路のものより
も十分に大に設定されている。

ピークホールド部２も基本的には第４図の回路と同じ構
成であり、比較器２１．キャパシタ２２゜定電流源２３
と２６．アナログスイッチ２４等からなる。相違点とし
て、定電流源２６の定電流■４の値が大きく設定されて
いて、キャパシタ２２の放電速度が大となっており、そ
のピークホールド値Ｖ　ｐｋｃが迅速に減少するように
なっている。

論理回路３の反転入力側には比較器１１の出力信号が導
かれ、他方の入力側には比較器２１の出力信号が導かれ
ている。

この実施例回路の動作を第３図を参照しつつ以下に説明
する。いま第３図図示の如く、パルス列（１）が入力さ
れ、それに続いてパルス列（１）よりもピーク値が小さ
いパルス列（Ｕ）が入力されるものとする。

パルス列（１）の入力に対して、ピークホールド部ｌは
このパルス列のピーク値Ｖ　ｉｎｌに追従してピークホ
ールド値Ｖｐｋを増加させ、最終的にはピーク値Ｖｉｎ
と等しいピークホールド値Ｖｐｋを出力する。

これに対して、ピークホールド部２もピークホールド値
Ｖ　ｐｋｃを増加させていくが、ピークホールド部２の
放電電流１４は大に設定されているため、そのピークホ
ールド値Ｖ　ｐｋｃはピークホールド部ｌはどには迅速
にパルス列（１）のピーク値Ｖｉｎｌに追従できない。

パルス列（Ｉ）の入力がなくなると、ピークホールド部
２のピークホールド値Ｖ　ｐｋｃは次第に減少してい（
ことになり、この減少速度は通常のピークホールド回路
よりも速くなっている。一方。

ピークホールド部ｌはアナログスイッチ１５が開かれた
状態にあるため、キャパシタ１２は殆ど放電せず、その
ピークホールド値Ｖｐｋの減少はご（僅かである。

ここで新たにパルス列（ＩＩ）が入力されると。

ピークホールド部２のピークホールド値Ｖ　ｐｋｃはパ
ルス列（ｎ）のピーク値Ｖｉｎ２よりも低くなっている
ので、比較器２１はキャパシタ２２を充電すべ（１１′
″の出力信号をアナログスイッチ２４に与える。この時
、ピークホールド部ｌのピークホールド値Ｖｐｋはパル
ス列（ＩＩ）のピーク値Ｖｉｎ２よりも大であるので、
比較器１１は“０″を出力している。この結果、論理回
路３は“１”の出力信号をアナログスイッチ１５に与え
てこれを閉じる。これによりキャパシタ１２は定電流Ｉ
３で放電されることになる。この定電流Ｉ３は十分に大
きい値に設定されているので、ピークホールド部１のピ
ークホールド値Ｖｐｋは急速に減少することになる。

かかる動作をパルス入力毎に何度か続けると。

ピークホールド部Ｉのピークホールド値Ｖｐｋはパルス
列（ｎ）のピーク値Ｖｉｎ２とほぼ等しくなる。

この結果、ピークホールド部１のピークホールド値Ｖｐ
ｋは迅速にパルス列（ＩＩ）のピーク値Ｖｉｎ２に追従
したことになる。

以上のピークホールド値ＶｐｋとＶ　ｐｋｃを数式で表
すと以下のようになる。ここでパルス列（１）はｎ個の
パルスからなり、パルス列（ＩＩ）はｍｆｌのパルスか
らなるものとする。

Ｖｐｋｃ　−［（１２−１４）　ＸｎＸＴｎ　−１４ｘ
（（ｎ　　１）ＸＴｔ＋Ｔｉｎｔ）＋（１２１４）Ｘｍ
ＸＴｎ　　ｌａ　×（ｍ　　１　）ＸＴＬ　］　／Ｃ２
但し、　　Ｖｐｋｃ　＜Ｖｉｎである。

Ｖｐｋ＝　（１１ＸｎＸＴｎ　−Ｉ３　ＸｍＸＴｏ　）
／但し、Ｖｐｋ＜Ｖｉｎである。

ここでＴｏはパルス幅、ＴＬはパルスとパルスの間隔、
Ｃ１はキャパシタ１２の静電容量、Ｃ２はキャパシタ２
２の静電容量である。

この式からも明らかなように、Ｉｌ、１２＋ｒ３の値と
Ｃ１，Ｃ２の値を適当に設定することによって、任意の
速度でパルスのピーク値変化に追従するピーク値検出回
路を実現することができる。

本発明の実施にあたっては種々の変形形態が可能である
０例えば上述の実施例では、ピークホールド部ｌにおけ
るキャパシタ１２の放電動作は。

キャパシタ１２が充電中は全く放電電流が流れないよう
にスイッチ１５で定電流源１６を切り離すように構成し
であるが、これに限らず、スイッチ１５を介さずに直結
して、定電流源１６の放電電流の大きさを論理回路３か
らの出力に応じて変えるようにしてもよい。

また上述の実施例では、ピークホールド部２によってパ
ルス列の入力を検知するように構成したが、これに限ら
ず、単に入力信号を所定のしきい値と比較することによ
ってパルス列の入力を検知する回路を設け、この検知出
力で論理回路３を制御するようにしてもよい。

〔発明の効果〕

本発明によれば、入力パルス列のピーク値が時間的に変
動しているような場合でも、このピーク値の変動に迅速
に追従して的確にピーク値検出を行えるようになる。

１−　ピークホールド部 ２−比較側ピークホールド部 ３−制御部 １１．２１ １２．２２ １３．１６゜ １４．１５゜ 比較器 キャパシタ ２３．２６−・・定電流源 ２４−アナログスイッチ

【図面の簡単な説明】

第１図は本発明に係る原理説明図。 第２図は本発明の一実施例としてのピーク値検出回路を
示す図。 第３図は実施例装置の動作を説明するためのタイムチャ
ート。 第４図は従来のピーク値検出回路を示すブロック図、お
よび 第５図は従来のピーク値検出回路の動作を説明するため
のタイムチャートである。 図において。 本＠咽に係るＭ理説１１図 第１図 興８例のダイムテザート 本発明の與施例

Claims (1)

1. 【特許請求の範囲】 入力パルス列のピーク値に応じてキャパシタを充放電す
   ることによって入力パルス列のピーク値をホールドする
   ピークホールド部（４１）と、パルス列が入力されてい
   ることを検出するパルス列検出部（４２）と、 パルス列検出回路（４２）によるパルス列の入力検出時
   に該ピークホールド部（４１）のキャパシタを放電させ
   るように制御を行う制御部（４３）と を具備してなるピーク値検出回路。