JPH08271552A - 電圧検出器のヒステリシス回路 - Google Patents

Abstract

(57)【要約】 【目的】 電圧検出器におけるヒステリシス幅の割合を
検出電圧に依存させず一定にする。 【構成】 検出端子にヒステリシス制御抵抗Ｒ_H1とＭＯ
Ｓトランジスタ４が並列に接続され上記抵抗とトランジ
スタと直列に電圧分割抵抗Ｒ₁ ，Ｒ₂ が接続されＲ₂ と
直列にヒステリシス制御抵抗Ｒ_H2とＭＯＳトランジスタ
３が並列に接続される。Ｒ₁ ，Ｒ₂ の中点が電圧検出回
路の入力を、その出力がヒステリシス制御回路の入力
を、ヒステリシス制御回路はＰ_chトランジスタ４とＮ_ch
トランジスタ３のゲートを制御する。ヒステリシス制御
抵抗を２つ有し、片方がショートされるともう片方がオ
ープンになるよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電圧検出器の電圧分
割回路においてヒステリシス幅を制御するトランジスタ
と抵抗から構成されたヒステリシス回路に関するもので
ある。

【０００２】

【従来の技術】従来の電圧検出器としては図２に示す様
な動作のものが知られている。即ち、検出端子ＶＩＮが
高い電圧から徐々に低くなり所定の電圧になった時電圧
検出回路の出力は反転する。この時の電圧を検出電圧と
呼ぶ。逆に、低い電圧から徐々に高くなり所定の電圧に
なった時電圧検出回路が反転する。この時の電圧を解除
電圧と呼ぶ。一般に解除電圧と検出電圧には出力発振防
止等の理由で差を持たせる。それをヒステリシス幅と呼
ぶ。更に従来の電圧検出器の回路ブロックを図３に示
す。動作としては、電圧検出器１０１は、ｂ点がある電
圧になった時に出力が反転しヒステリシス制御回路１０
２に入力すると同時に出力ＶＯＵＴを反転させる。その
ｂ点の電圧をＶ_refbとする。更にヒステリシス制御回路
１０２はＮ_chトランジスタ１０３のゲートを制御しＲ₅
の両端をショートまたはオープンにする。又、検出端子
ＶＩＮはＲ₃ ，Ｒ₄ ，Ｒ₅ で抵抗分割され、Ｒ₃ とＲ₄
の中点は電圧検出器の入力に接続されている。更にｂ点
がｖ_refbよりも高い電圧の時にはＮ_chトランジスタ１０
３のゲートは「Ｌ」でＮ_chトランジスタ１０３はＯＦＦ
しＲ₅ の両端はオープンになるようにヒステリシス回路
１０２が働く。従って、この回路全体の検出電圧（以下
Ｖ_det -3と言う）は以下の（１）式で表すことが出来
る。

【０００３】 Ｖ_det -3＝（Ｒ₃ ＋Ｒ₄ ＋Ｒ₅ ）／（Ｒ₄ ＋Ｒ₅ ）×Ｖ_refb ・・・（１） 逆にｂ点の電圧がＶ_refbよりも低い時にはＮ_chトランジ
スタ１０３のゲートは「Ｈ」でＮ_chトランジスタ１０３
はＯＮしＲ₅ の両端はショートするようにヒステリシス
制御回路１０２が働く。従って、この回路全体の解除電
圧（以下Ｖ_det+3と言う）は以下の（２）式で表すこと
が出来る。

【０００４】 Ｖ_det +3＝（Ｒ₃ ＋Ｒ₄ ）／Ｒ₄ ×Ｖ_refb ・・・（２） そして、ヒステリシスの割合（以下Ｈ_ys3 と言う）は以
下の（３）式である。 Ｈ_ys3 ＝（Ｖ_det +3−Ｖ_det -3）／Ｖ_der -3 ・・・（３） （３）式に（１）、（２）式を代入すると以下の（４）
式となる。

【０００５】 Ｈ_ys3 ＝Ｒ₃ ×Ｒ₅ ／Ｒ₄ （Ｒ₃ ＋Ｒ₄ ＋Ｒ₅ ） ・・・（４）

【０００６】

【発明が解決しようとする課題】しかし、従来のヒステ
リシス回路では式（４）で示される様にヒステリシスの
割合は電圧分割抵抗Ｒ₃ ，Ｒ₄ ，Ｒ₅ の全ての抵抗値に
依存してしまう。即ち、検出電圧を変えるためＲ₃ の値
を変えるとヒステリシスの割合が変わってしまい、この
割合を保つためにはＲ₅ の値も変えなければならないと
いう課題があった。そこで、本発明の目的は従来のこの
様な課題を解決するために、検出電圧の値を変えてもヒ
ステリシス制御用抵抗の値を変えずに同一のヒステリシ
スの割合を得ることにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明は電圧検出器の検出端子の電圧を分割するた
めの電圧分割回路において、ヒステリシス制御用抵抗を
２つにし、１つのヒステリシス抵抗端がショートされて
いる時にはもう片方のヒステリシス制御用抵抗端はオー
プンになる様構成し、分割抵抗全体の値が検出端子に関
係なく一定の値になる様に構成する。

【０００８】

【作用】このように構成されたヒステリシス回路におい
て、ヒステリシス制御抵抗を２つにし必ず一方の抵抗端
がショート、もう一方がオープンになるので分割抵抗全
体の値を変えてもヒステリシスの割合は変わらない。

【０００９】

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、本発明のヒステリシス回路を利用し
た電圧検出器のブロック図である。ＶＩＮ端子にはヒス
テリシス制御用抵抗Ｒ_H1とＰ_chトランジスタ４が並列に
接続され、これと直列に電圧分割抵抗Ｒ₁ とＲ₂ が接続
され、Ｒ₂ と直列にヒステリシス用抵抗Ｒ_H2とＮ_chトラ
ンジスタ３が並列に接続される。更に、Ｒ₁ とＲ₂の中
点はａ点の電圧を検出する電圧検出回路１の入力に接続
されている。上記電圧検出回路１の出力はヒステリシス
制御回路２に入力され、それと同時に出力ＶＯＵＴを制
御する。更にヒステリシス制御回路２はＰ_chトランジス
タ４、とＮ_chトランジスタ３のゲート電圧を制御する。
電圧検出器１はａ点がある電圧になった時出力が反転
し、ヒステリシス制御回路２に入力すると同時に出力Ｖ
ＯＵＴを反転させる。そのａ点の電圧をＶ_refaとする。
ａ点がＶ_refaよりも高い電圧の時にはＮ_chトランジスタ
３のゲートは「Ｌ」でＮ_cHトランジスタはＯＦＦしＲ_H2
の両端がオープン、Ｐ_chトランジスタ４のゲートも
「Ｌ」でＰ_chトランジスタ４はＯＮし、Ｒ_H1の両端がシ
ョートになるようにヒステリシス制御回路を構成する。
従って、この回路全体の検出電圧（以下Ｖ_det -1と言
う）は以下の（５）式で表すことが出来る。

【００１０】 Ｖ_det -1＝（Ｒ₁ ＋Ｒ₂ ＋Ｒ_H2）／（Ｒ₂ ＋Ｒ_H2）×Ｖ_refa ・・・（５） 逆にａ点がＶ_refaよりも低い電圧の時にはＮ_chトランジ
スタ３のゲートは「Ｈ」で、Ｎ_chトランジスタ３はＯＮ
しＲ_H2の両端がショート、Ｐ_chトランジスタ４のゲート
も「Ｈ」でＰ_chトランジスタ４はＯＦＦし、Ｒ_H1の両端
がオープンになるようヒステリシス制御回路を構成す
る。従って、この回路全体の解除電圧（以下Ｖ_det +1と
言う）は以下の（６）式で表すことが出来る。

【００１１】 Ｖ_det +1＝（Ｒ₁ ＋Ｒ₂ ＋Ｒ_H1）／Ｒ₂ ×Ｖ_refa ・・・（６） そして、ヒステリシスの割合は（以下Ｈ_ys1 と言う）以
下の（７）式で表される。 Ｈ_ys1 ＝（Ｖ_det +1−Ｖ_det -1）／Ｖ_der -1 ・・・（７） （７）式に上記（５）、（６）式を代入し、Ｒ_H1＝Ｒ_H2
＝Ｒ_H とすると（８）式になる。

【００１２】 Ｈ_ys1 ＝Ｒ_H ／Ｒ₂ ・・・（８） 従って、図２のようにヒステリシス制御用抵抗とトラン
ジスタを構成し、分割抵抗の値を一定にすることにより
（８）式で示されるようにヒステリシスの割合はＲ₁ に
は依存しなくなり、検出電圧によらない一定のヒステリ
シスの割合を得ることが出来る。

【００１３】

【発明の効果】以上、説明したように、本発明のヒステ
リシス回路は検出電圧に依存しない一定のヒステリシス
の割合が得られるためヒステリシスに関する設計時間が
短縮され、検出電圧をトリミング等で広く調整できる製
品ではヒステリシスに関する抵抗数が少なくなるのでチ
ップサイズ縮小にもつながり、その結果コストも安くな
る効果がある。

【図面の簡単な説明】

【図１】本発明のヒステリシス回路のブロック図であ
る。

【図２】ヒステリシスを説明するための入力と出力の関
係を示したグラフである。

【図３】従来のヒステリシス回路のブロック図である。

【符号の説明】

１、１０１ 電圧検出回路 ２、１０２ ヒステリシス制御回路 ３、１０３ Ｎ_chトランジスタ ４ Ｐ_chトランジスタ Ｒ_H1，Ｒ_H2，Ｒ₅ ヒステリシス制御用抵抗 Ｒ_{1 ,} Ｒ_{2 ,} Ｒ₃ ，Ｒ₄ 電圧分割抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】 検出端子電圧を分割して電圧を出力する
   電圧分割回路と、該電圧分割回路の電圧を得て信号を出
   力する電圧検出回路と、該電圧検出回路の出力信号を得
   てヒステリシス特性を出力するヒステリシス制御回路か
   らなる電圧検出器のヒステリシス回路において、 前記電圧分割回路は検出端子にヒステリシス幅制御用抵
   抗とＭＯＳトランジスタを並列に接続し、該並列回路に
   検出電圧制御用分割抵抗を直列に接続し、該分割抵抗
   に、ヒステリシス制御用抵抗とＭＯＳトランジスタを並
   列に接続した回路を直列に接続した回路からなり、前記
   ＭＯＳトランジスタは前記ヒステリシス制御回路が制御
   することを特徴とする電圧検出器のヒステリシス回路。