JPH0220059A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0220059A JPH0220059A JP63170296A JP17029688A JPH0220059A JP H0220059 A JPH0220059 A JP H0220059A JP 63170296 A JP63170296 A JP 63170296A JP 17029688 A JP17029688 A JP 17029688A JP H0220059 A JPH0220059 A JP H0220059A
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- Japan
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- transistor
- channel transistor
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- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 6
- 239000010408 film Substances 0.000 claims abstract description 53
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 15
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 8
- 229910052681 coesite Inorganic materials 0.000 abstract description 7
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract description 7
- 229910052682 stishovite Inorganic materials 0.000 abstract description 7
- 229910052905 tridymite Inorganic materials 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 9
- 229910052739 hydrogen Inorganic materials 0.000 description 9
- 239000001257 hydrogen Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は完全密着等倍センサーの駆動回路、液晶デイス
プレィ等に使用される絶縁基板上に形成された薄膜トラ
ンジスタ（以下、ＴＰＴという）に関する。
プレィ等に使用される絶縁基板上に形成された薄膜トラ
ンジスタ（以下、ＴＰＴという）に関する。
一般に、多結晶シリコンＴＰＴを水素プラズマ中でアニ
ールするとトランジスタのｏｎｆｆｉ流が高くなる等の
特性が向上することが知られている。しかしながら、同
一絶縁基板上にｎチャネルトランジスタとｎチャネルト
ランジスタが形成されている場合、これを水素プラズマ
中でアニールすると、水素プラズマより励起されたＨｌ
がゲート絶縁膜中に拡散し、ｎチャネルトランジスタで
は、しきい値電圧がマイナス方向にシフトするため、ｎ
チャネルトランジスタとｎチャネルトランジスタとで特
性の差が表れ、ｎチャネルトランジスタでは特性の向上
が著しいが、ｎチャネルトランジスタでは逆に特性劣化
が生ずるという問題点を有するものであった。
ールするとトランジスタのｏｎｆｆｉ流が高くなる等の
特性が向上することが知られている。しかしながら、同
一絶縁基板上にｎチャネルトランジスタとｎチャネルト
ランジスタが形成されている場合、これを水素プラズマ
中でアニールすると、水素プラズマより励起されたＨｌ
がゲート絶縁膜中に拡散し、ｎチャネルトランジスタで
は、しきい値電圧がマイナス方向にシフトするため、ｎ
チャネルトランジスタとｎチャネルトランジスタとで特
性の差が表れ、ｎチャネルトランジスタでは特性の向上
が著しいが、ｎチャネルトランジスタでは逆に特性劣化
が生ずるという問題点を有するものであった。
本発明では絶縁基板上にノンドープ多結晶シリコンを活
性層としたｎチャネルトランジスタおよびｎチャネルト
ランジスタを形成し、これを水素プラズマ中で７ニール
を行うことにょるｎチャネルトランジスタとｎチャネル
トランジスタの特性の差を小さくすること、特にＴＦＴ
をＣ−ＭＯＳトランジスタとする場合のｎチャネルトラ
ンジスタとｎチャネルトランジスタの特性の差を小さく
することを目的とするものである。
性層としたｎチャネルトランジスタおよびｎチャネルト
ランジスタを形成し、これを水素プラズマ中で７ニール
を行うことにょるｎチャネルトランジスタとｎチャネル
トランジスタの特性の差を小さくすること、特にＴＦＴ
をＣ−ＭＯＳトランジスタとする場合のｎチャネルトラ
ンジスタとｎチャネルトランジスタの特性の差を小さく
することを目的とするものである。
本発明は絶縁基板上にノンドープ多結晶シリコンを活性
層としたｐチャネルトランジスタおよびｎチャネルトラ
ンジスタを形成した薄膜トランジスタにおいて、ｎチャ
ネル上の層間絶縁膜がｎチャネル上の眉間絶縁膜よりも
厚くなっていることを特徴とするものである。
層としたｐチャネルトランジスタおよびｎチャネルトラ
ンジスタを形成した薄膜トランジスタにおいて、ｎチャ
ネル上の層間絶縁膜がｎチャネル上の眉間絶縁膜よりも
厚くなっていることを特徴とするものである。
このように、本発明ではｎチャネル上の層間絶縁膜をｎ
チャネル上の層間絶縁膜よりも厚くするものであるが、
その膜厚の差は水素プラズマ中でのアニール条件によっ
て左右されることはいうまでもなく、所定の条件下でｐ
チャネルトランジスタとｎチャネルトランジスタとが両
者共に特性の向上を図れるような膜厚とすることが肝要
である。
チャネル上の層間絶縁膜よりも厚くするものであるが、
その膜厚の差は水素プラズマ中でのアニール条件によっ
て左右されることはいうまでもなく、所定の条件下でｐ
チャネルトランジスタとｎチャネルトランジスタとが両
者共に特性の向上を図れるような膜厚とすることが肝要
である。
次に本発明の実施例を第１図を参照して説明する。
第１図はＣ−ＭＯＳ ＴＦＴを作製する場合の工程説
明図である。この第１図において、石英等の絶縁基板１
上にノンドープの多結晶シリコン膜２を基板温度６３０
℃、圧力０．ＩＴｏｒｒでＬＰＣＶＤ法により、１００
０〜５０００人の膜厚で製膜し、島状にパターニングす
る（Ｃ工程）６次に、ゲート絶縁膜３を温度１０００℃
で熱酸化法により、８００〜１５００人の膜厚で形成し
、ゲート電極となる多結晶シリコン膜４を３０００〜６
０００人の膜厚で製膜し、リンを１０”／ａＪ以上ドー
プして低抵抗化する。そして、Ｓｉｎ、膜５を温度４２
０℃でＬＰＣＶＤ法により、ｔｏｏｏ〜３０００人の膜
厚で形成し。
明図である。この第１図において、石英等の絶縁基板１
上にノンドープの多結晶シリコン膜２を基板温度６３０
℃、圧力０．ＩＴｏｒｒでＬＰＣＶＤ法により、１００
０〜５０００人の膜厚で製膜し、島状にパターニングす
る（Ｃ工程）６次に、ゲート絶縁膜３を温度１０００℃
で熱酸化法により、８００〜１５００人の膜厚で形成し
、ゲート電極となる多結晶シリコン膜４を３０００〜６
０００人の膜厚で製膜し、リンを１０”／ａＪ以上ドー
プして低抵抗化する。そして、Ｓｉｎ、膜５を温度４２
０℃でＬＰＣＶＤ法により、ｔｏｏｏ〜３０００人の膜
厚で形成し。
ＳｉＯ２膜５上からセルファラインとゲート電極４およ
びゲート絶縁膜３をパターニングする（ｂ工程）。
びゲート絶縁膜３をパターニングする（ｂ工程）。
次に、ｎチャネルトランジスタのソース領域、ドレイン
領域を形成するための塗布型のＰＳＧ膜６．ＮＳＧ膜７
を製膜し、パターニングする。
領域を形成するための塗布型のＰＳＧ膜６．ＮＳＧ膜７
を製膜し、パターニングする。
このパターニング時のエツチングに際し、ｐチャネルト
ランジスタのゲート電極４上のＳｉＯ２膜５の一部を同
時にエツチング除去し、ｎチャネル上の絶縁膜として５
ｉｎ２膜厚を□チャネル上のＳｉＯ□膜厚をｎチャネル
上のＳｉｎ、膜厚よりも所定厚さだけ薄くする（Ｃ工程
）。その後ｎチャネルトランジスタおよびｐチャネルト
ランジスタの全面にＢＳＧ膜８を塗布する（Ｃ工程）。
ランジスタのゲート電極４上のＳｉＯ２膜５の一部を同
時にエツチング除去し、ｎチャネル上の絶縁膜として５
ｉｎ２膜厚を□チャネル上のＳｉＯ□膜厚をｎチャネル
上のＳｉｎ、膜厚よりも所定厚さだけ薄くする（Ｃ工程
）。その後ｎチャネルトランジスタおよびｐチャネルト
ランジスタの全面にＢＳＧ膜８を塗布する（Ｃ工程）。
その後、８５０〜９２５℃で拡散を行い、ｎチャネルト
ランジスタのソース・ドレイン領域２′およびｐチャネ
ルトランジスタのソース・ドレイン領域２″を形成する
。この時、ｎチャネルトランジスタ上のＳｉＯ２膜５は
初期の膜厚１０００〜３０００人をそのまま残すように
エツチングを行いｐｓａ膜６、ＮＳＧ膜７およびＢＳＧ
膜８を除去する（Ｃ工程）。
ランジスタのソース・ドレイン領域２′およびｐチャネ
ルトランジスタのソース・ドレイン領域２″を形成する
。この時、ｎチャネルトランジスタ上のＳｉＯ２膜５は
初期の膜厚１０００〜３０００人をそのまま残すように
エツチングを行いｐｓａ膜６、ＮＳＧ膜７およびＢＳＧ
膜８を除去する（Ｃ工程）。
次に、５ｉ０２からなる層間絶縁膜９を温度４２０℃で
ＬＰＣＶＤ法により、４０００−１２０００人の膜厚で
製膜する。これによりゲート電極上の膜厚の異なるＳｉ
ｎ、膜とこの層間絶縁膜９が共に眉間絶縁膜９となり、
ｎチャネル上とｎチャネル上とでその膜厚が相違するよ
うになる。次いで、コンタクトホールを開口し、ＡＱ等
の電極１０を形成する。最後に、水素プラズマ中でアニ
ールを行い、トランジスタの特性を改善する。
ＬＰＣＶＤ法により、４０００−１２０００人の膜厚で
製膜する。これによりゲート電極上の膜厚の異なるＳｉ
ｎ、膜とこの層間絶縁膜９が共に眉間絶縁膜９となり、
ｎチャネル上とｎチャネル上とでその膜厚が相違するよ
うになる。次いで、コンタクトホールを開口し、ＡＱ等
の電極１０を形成する。最後に、水素プラズマ中でアニ
ールを行い、トランジスタの特性を改善する。
水素プラズマアニールの条件は基板温度２５０〜３５０
℃、圧力０．０１Ｔｏｒｒ〜Ｉ Ｔｏｒｒ、周波数１３
．５６ＭＨｚ、高周波パワー密度０，８Ｗ／ａＪ 〜４
Ｗ／ｃａｒとした。
℃、圧力０．０１Ｔｏｒｒ〜Ｉ Ｔｏｒｒ、周波数１３
．５６ＭＨｚ、高周波パワー密度０，８Ｗ／ａＪ 〜４
Ｗ／ｃａｒとした。
これにより、ｎチャネル上の層間絶縁膜の膜厚は５００
０〜１５０００人、ｎチャネル上の層間絶縁膜の膜厚は
４０００〜１２０００人となり、通常は、ｎチャネル上
の層間絶縁膜の膜厚は、ｐチャネルトランジスタ上の層
間絶縁膜の膜厚の２倍としている。また上記のような水
素プラズマアニル処理後のｎチャネルトランジスタのし
きい値電圧は従来の０．２ｖから０．７ｖになった。
０〜１５０００人、ｎチャネル上の層間絶縁膜の膜厚は
４０００〜１２０００人となり、通常は、ｎチャネル上
の層間絶縁膜の膜厚は、ｐチャネルトランジスタ上の層
間絶縁膜の膜厚の２倍としている。また上記のような水
素プラズマアニル処理後のｎチャネルトランジスタのし
きい値電圧は従来の０．２ｖから０．７ｖになった。
（特性改善の具体的データ）
となった。
〔発明の作用、効果〕
以上のように、本発明では絶縁基板上にｎチャネルおよ
びｐチャネルトランジスタが併設されているＴＰＴにお
いてｎチャネル上の層間絶縁膜をｐチャネル上のそれよ
りも厚くしているため、水素プラズマ中でのアニール処
理により、トランジスタの特性がｐ−ａｈ、ｎ−ｃｈト
ランジスタ共内向上る。これにより、特にＣ−ＭＯＳ
ＴＦＴでの特性向上が期待でき、完全密着型等倍センサ
ー駆動用回路をはじめとして、液晶駆動回路、ＥＬ駆動
回路等に極めて好ましいものとなる。
びｐチャネルトランジスタが併設されているＴＰＴにお
いてｎチャネル上の層間絶縁膜をｐチャネル上のそれよ
りも厚くしているため、水素プラズマ中でのアニール処
理により、トランジスタの特性がｐ−ａｈ、ｎ−ｃｈト
ランジスタ共内向上る。これにより、特にＣ−ＭＯＳ
ＴＦＴでの特性向上が期待でき、完全密着型等倍センサ
ー駆動用回路をはじめとして、液晶駆動回路、ＥＬ駆動
回路等に極めて好ましいものとなる。
第１図は本発明ＴＰＴを作製する場合の工程説明図であ
る。 １・・・絶縁基板 ２・・・ノンドープ多結晶シリコン層
る。 １・・・絶縁基板 ２・・・ノンドープ多結晶シリコン層
Claims (1)
- １、絶縁基板上にノンドープ多結晶シリコンを活性層と
したｐチャネルトランジスタおよびｎチャネルトランジ
スタを形成した薄膜トランジスタにおいて、ｎチャネル
上の層間絶縁膜がｐチャネル上の層間絶縁膜よりも厚く
なっていることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170296A JPH0220059A (ja) | 1988-07-07 | 1988-07-07 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170296A JPH0220059A (ja) | 1988-07-07 | 1988-07-07 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220059A true JPH0220059A (ja) | 1990-01-23 |
Family
ID=15902333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170296A Pending JPH0220059A (ja) | 1988-07-07 | 1988-07-07 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335541B1 (en) | 1993-10-29 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film transistor with crystal orientation |
| US7352003B2 (en) | 1995-11-07 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device having thin film transistor with LDD region |
-
1988
- 1988-07-07 JP JP63170296A patent/JPH0220059A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335541B1 (en) | 1993-10-29 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor thin film transistor with crystal orientation |
| US6998639B2 (en) | 1993-10-29 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US7998844B2 (en) | 1993-10-29 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US7352003B2 (en) | 1995-11-07 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device having thin film transistor with LDD region |
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