JPH02190052A - 伝送路試験方式 - Google Patents
伝送路試験方式Info
- Publication number
- JPH02190052A JPH02190052A JP1010546A JP1054689A JPH02190052A JP H02190052 A JPH02190052 A JP H02190052A JP 1010546 A JP1010546 A JP 1010546A JP 1054689 A JP1054689 A JP 1054689A JP H02190052 A JPH02190052 A JP H02190052A
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- JP
- Japan
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- processor
- node
- test frame
- test
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 54
- 230000005540 biological transmission Effects 0.000 title claims abstract description 33
- 238000010998 test method Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 abstract description 6
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｊＩ−逓伝送路を介して相互に接続された複
数のノードプロセサと、これらノードプロセサのそれぞ
れに直結された複数のプロセッサで構成されるネットワ
ークの伝送路試験方式に関する。
数のノードプロセサと、これらノードプロセサのそれぞ
れに直結された複数のプロセッサで構成されるネットワ
ークの伝送路試験方式に関する。
ＬＡＮなどのネットワークでは、複数のプロセサが直結
のノードプロセサとバスートあるいは環状の共通伝送路
を介して相互に接続されデータの授受を行なう。
のノードプロセサとバスートあるいは環状の共通伝送路
を介して相互に接続されデータの授受を行なう。
このようなネットワークにおける伝送路の試験方式とし
ては、２台のプロセサ間でフレームの交換を行なうもの
や、あるプロセサから送出した試験用フレームを他の特
定のプロセサに直結されたノードプロセサから転送させ
るものなどがある。
ては、２台のプロセサ間でフレームの交換を行なうもの
や、あるプロセサから送出した試験用フレームを他の特
定のプロセサに直結されたノードプロセサから転送させ
るものなどがある。
（発明が解決しようとする課題〕
ト述した従来の伝送路の試験方式は、個々のプロセサ間
あるいはプロセサとノードプロセサ間でフレームの交換
や試験用フレームの折り返しを行なっているため全伝送
路の試験を行なうにはフレームの交換や折り返しを多数
回繰り返さなければならず時間がかかるとともに、プロ
セサやノードプロセサを特定するための情報（アドレス
）の人力ミスを伴うなどの欠点がある。
あるいはプロセサとノードプロセサ間でフレームの交換
や試験用フレームの折り返しを行なっているため全伝送
路の試験を行なうにはフレームの交換や折り返しを多数
回繰り返さなければならず時間がかかるとともに、プロ
セサやノードプロセサを特定するための情報（アドレス
）の人力ミスを伴うなどの欠点がある。
本発明の伝送路試験方式は、複数のプロセサの１つは、
このネットワーク内の化ノードプロセッサすべてに対し
て有効な試験用フレームを直結の自ノードプロセサから
送信し、この試験用フレームを受信した複数の他ノード
プロセサは試験用フレームであることを識別し、送信元
ノードプロセサに対して試験用フレームを転送し、前記
試験用フレームを送信したプロセサは転送試験用フレー
ムが直結の自ノードプロセサに所定期間内に受信された
ことをもってその転送範囲の伝送路の正常性を識別する
ものである。
このネットワーク内の化ノードプロセッサすべてに対し
て有効な試験用フレームを直結の自ノードプロセサから
送信し、この試験用フレームを受信した複数の他ノード
プロセサは試験用フレームであることを識別し、送信元
ノードプロセサに対して試験用フレームを転送し、前記
試験用フレームを送信したプロセサは転送試験用フレー
ムが直結の自ノードプロセサに所定期間内に受信された
ことをもってその転送範囲の伝送路の正常性を識別する
ものである。
〔作 用〕
マスタプロセサが試験用フレームを共通伝送路に１回送
出し、所定期間内に順に受信する試験用フレームを検査
して全ノードプロセサと伝送路の正常性を確認するので
、試験時間を短縮できるだけでなく宛先ノードプロセサ
アドレスを入手で人力する際の入力ミスをなくすことが
できる。
出し、所定期間内に順に受信する試験用フレームを検査
して全ノードプロセサと伝送路の正常性を確認するので
、試験時間を短縮できるだけでなく宛先ノードプロセサ
アドレスを入手で人力する際の入力ミスをなくすことが
できる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の伝送路試験方式が通用されたネットワ
ークの一実施例のブロック図、第２図は第１図のノード
プロセサ２１の構成を例示するブロック図、第３図はプ
ロセサから送出される試験用フレームの構成を例示する
フォーマットＩＡである。
ークの一実施例のブロック図、第２図は第１図のノード
プロセサ２１の構成を例示するブロック図、第３図はプ
ロセサから送出される試験用フレームの構成を例示する
フォーマットＩＡである。
このネットワークは、第１図に示すように、４台のノー
ドプロセサ２１〜２４が分岐形の共通伝送路３で相互に
接続され、各ノードプロセサ２１〜２４にプロセサ１１
〜１４がそれぞれ直結された構成となフている。
ドプロセサ２１〜２４が分岐形の共通伝送路３で相互に
接続され、各ノードプロセサ２１〜２４にプロセサ１１
〜１４がそれぞれ直結された構成となフている。
ノードプロセサ２１は、第２図に示すように、伝送路接
続機構４１によって共通伝送路３に接続されるとともに
、上位のプロセサ１１とも接続されている。ノードプロ
セサ２１は、プロトコル制御などを行なう処理部２１１
と伝送路３から受信したフレームが格納されるフレーム
バッファ２１２と試験用フレーム検出部２１３とを備え
ている。同様に、ノードプロセサ２２は処理部２２１と
フレームバッファ２２２と試験用フレーム検出部２２３
とを備え、ノードプロセサ２３は処理部２３１とフレー
ムバッファ２３２と試験用フレーム検出部２３３とを備
え、ノードプロセサ２４は処理部２４１とフレームバッ
ファ２４２と試験用フレーム検出部２１３とを備えてい
る。なお、これらは図示されていない。
続機構４１によって共通伝送路３に接続されるとともに
、上位のプロセサ１１とも接続されている。ノードプロ
セサ２１は、プロトコル制御などを行なう処理部２１１
と伝送路３から受信したフレームが格納されるフレーム
バッファ２１２と試験用フレーム検出部２１３とを備え
ている。同様に、ノードプロセサ２２は処理部２２１と
フレームバッファ２２２と試験用フレーム検出部２２３
とを備え、ノードプロセサ２３は処理部２３１とフレー
ムバッファ２３２と試験用フレーム検出部２３３とを備
え、ノードプロセサ２４は処理部２４１とフレームバッ
ファ２４２と試験用フレーム検出部２１３とを備えてい
る。なお、これらは図示されていない。
この実施例ではプロセサ１１が伝送路３の試験のための
マスタプロセサとなり、共通伝送路３とこれに接続され
るすべてのノードプロセサ２１〜２４を含む範囲につい
て試験を行なうものとする。プロセサ１１は第３図に示
すフォーマットの試験用フレームを共通伝送路３上に送
出するようノードプロセサ２１に指令する。この試験用
フレームは所定のビットパターンで構成されるフレーム
識別用フラグ（Ｆ）に続いて宛先ノードプロセサのアド
レス（ＤＡ）、送信元ノードプロセサのアドレス（ＳＡ
）、転送情報の種類等を表示する制御コード（ＣＴＬ）
、データ、ＣＲＣ方式による誤り制御コード（Ｆｅ２）
最後にフレーム識別用フラグ（Ｆ）から構成され、さら
に宛先ノードプロセサアドレス（ＤＡ）は特定のノード
プロセサアドレスでなく全ノードプロセサアドレス対応
であることを示すＦＦが、送信元アドレス（ＳＡ）とし
てノードプロセッサ２１のアドレスＮ１が、制御コード
（ＣＴＬ）として試験用フレームであることを示すＴＥ
ＳＴがそれぞれ表示されている。
マスタプロセサとなり、共通伝送路３とこれに接続され
るすべてのノードプロセサ２１〜２４を含む範囲につい
て試験を行なうものとする。プロセサ１１は第３図に示
すフォーマットの試験用フレームを共通伝送路３上に送
出するようノードプロセサ２１に指令する。この試験用
フレームは所定のビットパターンで構成されるフレーム
識別用フラグ（Ｆ）に続いて宛先ノードプロセサのアド
レス（ＤＡ）、送信元ノードプロセサのアドレス（ＳＡ
）、転送情報の種類等を表示する制御コード（ＣＴＬ）
、データ、ＣＲＣ方式による誤り制御コード（Ｆｅ２）
最後にフレーム識別用フラグ（Ｆ）から構成され、さら
に宛先ノードプロセサアドレス（ＤＡ）は特定のノード
プロセサアドレスでなく全ノードプロセサアドレス対応
であることを示すＦＦが、送信元アドレス（ＳＡ）とし
てノードプロセッサ２１のアドレスＮ１が、制御コード
（ＣＴＬ）として試験用フレームであることを示すＴＥ
ＳＴがそれぞれ表示されている。
次に、本実施例の動作を説明する。
この試験用フレームがノードプロセサ２１により伝送路
３に送出されると、ノードプロセサ２２．２３．２４は
それぞれフレームバッファ２２２．２３２，２４２に取
り込むとともに、試装用フレーム検出部２２３，２３３
，２４３は受信フレーム中の宛先ノードプロセサアドレ
ス（ＤＡ）がそれぞれのノードプロセサアドレスＮ２．
Ｎ４またはＦＦと一致するかを検査し、さらに制御コー
ド（ＣＴＬ）フィールドを検査し、このフレームが試験
用フレームであることを検出すると、その旨を処理部２
２１，２３１，２４１に通知する。この通知を受けた処
理部２２１゜２３１．２４１は受信フレーム中の送信元
アドレス（ＳＡ）の情報を宛先アドレス（ＤＡ）に移送
、送信元アドレス（ＳＡ）フィールドに次ノードプロセ
サアドレスＮ２．Ｎ３．Ｎ４を設定して試験用フレーム
を作成し直し、これを共通伝送路３に送出する。この転
送試験用フレームを受信したノードプロセサ２１は、受
信フレームを順にプロセサ１１に転送する。プロセサ１
１は試験用フレームの送出から所定期間内に受信した試
験用フレームの送信元アドレス（ＳＡ）を検査し、送信
元ノードプロセサ２２，２３．２４と自ノードプロセサ
２１および共通伝送路３を連ねる全伝送路が正常である
と判定する。また、プロセサ１１は試験用フレームの送
出から所定期間内に試験用フレームが転送されてこない
ノードプロセサについては、該ノードプロセサあるいは
共通伝送路３のいずれかが異常であると判定し異常箇所
の探索を開始する。
３に送出されると、ノードプロセサ２２．２３．２４は
それぞれフレームバッファ２２２．２３２，２４２に取
り込むとともに、試装用フレーム検出部２２３，２３３
，２４３は受信フレーム中の宛先ノードプロセサアドレ
ス（ＤＡ）がそれぞれのノードプロセサアドレスＮ２．
Ｎ４またはＦＦと一致するかを検査し、さらに制御コー
ド（ＣＴＬ）フィールドを検査し、このフレームが試験
用フレームであることを検出すると、その旨を処理部２
２１，２３１，２４１に通知する。この通知を受けた処
理部２２１゜２３１．２４１は受信フレーム中の送信元
アドレス（ＳＡ）の情報を宛先アドレス（ＤＡ）に移送
、送信元アドレス（ＳＡ）フィールドに次ノードプロセ
サアドレスＮ２．Ｎ３．Ｎ４を設定して試験用フレーム
を作成し直し、これを共通伝送路３に送出する。この転
送試験用フレームを受信したノードプロセサ２１は、受
信フレームを順にプロセサ１１に転送する。プロセサ１
１は試験用フレームの送出から所定期間内に受信した試
験用フレームの送信元アドレス（ＳＡ）を検査し、送信
元ノードプロセサ２２，２３．２４と自ノードプロセサ
２１および共通伝送路３を連ねる全伝送路が正常である
と判定する。また、プロセサ１１は試験用フレームの送
出から所定期間内に試験用フレームが転送されてこない
ノードプロセサについては、該ノードプロセサあるいは
共通伝送路３のいずれかが異常であると判定し異常箇所
の探索を開始する。
以上説明したように本発明は、マスタプロセサが試験用
フレームを共通伝送路に１回送出し、所定期間内に順に
受信する試験用フレームを検査して全ノードプロセサと
伝送路の正常性を確認することにより、試験時間を短縮
できるだけでなく宛先ノードプロセサアドレスを人手で
入力する際の人力ミスをなくすなどの効果がある。
フレームを共通伝送路に１回送出し、所定期間内に順に
受信する試験用フレームを検査して全ノードプロセサと
伝送路の正常性を確認することにより、試験時間を短縮
できるだけでなく宛先ノードプロセサアドレスを人手で
入力する際の人力ミスをなくすなどの効果がある。
第１図は本発明の伝送路試験方式が適用されたネットワ
ークの一実施例を示すブロック図、第２図は第１図のノ
ードプロセサの構成を例示するブロック図、第３図はプ
ロセサから送出される試験用フレームの構成を例示する
フォーマット図である。 １１、＋２．１３．１４・・・・・・プロセサ、２１．
２２．２３．２４−・・・・・ノードプロセサ、３−−
−−−−−−・・・・・・・・・・・・・共通伝送路、
４１−−−−−−−−−−−−−−−−−−伝送路接続
機構、２１１−・・・・・・−・・・・・・処理部、２
１２・・・・・・・・・・・・・・・フレームバッファ
、２１３・・・・・・・・・・・・・・・試験用フレー
ム検出部。
ークの一実施例を示すブロック図、第２図は第１図のノ
ードプロセサの構成を例示するブロック図、第３図はプ
ロセサから送出される試験用フレームの構成を例示する
フォーマット図である。 １１、＋２．１３．１４・・・・・・プロセサ、２１．
２２．２３．２４−・・・・・ノードプロセサ、３−−
−−−−−−・・・・・・・・・・・・・共通伝送路、
４１−−−−−−−−−−−−−−−−−−伝送路接続
機構、２１１−・・・・・・−・・・・・・処理部、２
１２・・・・・・・・・・・・・・・フレームバッファ
、２１３・・・・・・・・・・・・・・・試験用フレー
ム検出部。
Claims (1)
- 【特許請求の範囲】 １、共通伝送路を介して相互に接続された複数のノード
プロセサと、これらノードプロセサのそれぞれに直結さ
れた複数のプロセッサで構成されるネットワークにおい
て、 前記複数のプロセサの１つは、このネットワーク内の他
ノードプロセサすべてに対して有効な試験用フレームを
直結の自ノードプロセサから送信し、 この試験用フレームを受信した複数の他ノードプロセサ
は試験用フレームであることを識別し、送信元ノードプ
ロセサに対して試験用フレームを転送し、前記試験用フ
レームを送信したプロセサは転送試験用フレームが直結
の自ノードプロセサに所定期間内に受信されたことをも
ってその転送範囲の伝送路の正常性を識別する伝送路試
験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010546A JPH02190052A (ja) | 1989-01-18 | 1989-01-18 | 伝送路試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010546A JPH02190052A (ja) | 1989-01-18 | 1989-01-18 | 伝送路試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190052A true JPH02190052A (ja) | 1990-07-26 |
Family
ID=11753259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010546A Pending JPH02190052A (ja) | 1989-01-18 | 1989-01-18 | 伝送路試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02190052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015204690A (ja) * | 2014-04-14 | 2015-11-16 | 三菱電機株式会社 | 列車情報管理装置 |
| JP2018014890A (ja) * | 2017-10-30 | 2018-01-25 | 三菱電機株式会社 | 列車情報管理装置 |
-
1989
- 1989-01-18 JP JP1010546A patent/JPH02190052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015204690A (ja) * | 2014-04-14 | 2015-11-16 | 三菱電機株式会社 | 列車情報管理装置 |
| JP2018014890A (ja) * | 2017-10-30 | 2018-01-25 | 三菱電機株式会社 | 列車情報管理装置 |
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