JPH02188130A

JPH02188130A - バッテリ電源供給回路

Info

Publication number: JPH02188130A
Application number: JP1006784A
Authority: JP
Inventors: Susumu Maeda; 進前田
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 1989-01-13
Filing date: 1989-01-13
Publication date: 1990-07-24
Anticipated expiration: 2010-04-12
Also published as: JPH0734623B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はバッテリからの電源を電子部品等に供給するバ
ッテリ電源供給回路に関し、特にＩＣがラッチアップし
た場合にバッテリが放電してしまうことを防止するバッ
テリ電源供給回路に関する。

〔従来の技術〕。

従来この種のバッテリ電源供給回路としては、例えば、
自動車に使用されるものとして第２図のブロック図に示
されるものがある。

同図において、各ＩＣＩ、ＩＣ２とこれらを統括制御す
るＣＰＵ３とはバス４によって互いに接続されており、
バッテリからの電源はＶＢｕ端子５を介して常時電源回
路６に供給され、この電源回路６はＣＰＵ３の電源端子
Ｖ等を始めとする各部にバックアップ用の電源電圧Ｖａ
を常時俗給している。

また、抵抗Ｒ１、コンデンサＣ１から構成される直列回
路により電源電圧Ｖａの立ち上がりが検出され、さらに
、この電源電圧Ｖａの立ち上がりの際には、トランジス
タＴＲ１、抵抗Ｒ２，Ｒ３、ダイオードＤ１から構成さ
れるスイッチング回路により、ＣＰＵ３のリセット端子
Ｒには所定の時間だけハイレベル電位が印加される。こ
のため、電源回路６がバッテリに接続される初期時には
ＣＰＵ３にリセットがかかり、リセットがかかると即座
にポート端子Ｐ１の状態が読み込まれる。この初期時に
は、ポート端子Ｐ１の電位レベルはロウレベルのため、
ＣＰＵ３は低消費電力モードであるパワーダウンモード
になってバッテリ電源は節約される。

また、イグニッションキースイッチがオン操作されると
ＩＣＰ端子７はバッテリに接続され、バッテリから電源
回路８へ電源が供給されて電源回路８からは安定化され
た電圧ｖｂが出力される。

この電圧ｖｂの立ち上がりは抵抗Ｒ４、コンデンサＣ２
の直列回路により検出され、さらに、トランジスタＴＲ
１、抵抗Ｒ３，Ｒ５、ダイオードＤ２から構成されるス
イッチング回路により、上記と同様にしてＣＰＵ３にリ
セットがかかる。リセットがかかると即座にポート端子
Ｐ１の状態が読み込まれるが、電圧ｖｂが出力されてポ
ート端子Ｐ１はハイレベルのため、ＣＰＵ３はこのリセ
ットによってパワーダウンモードから復帰し、所定処理
の実行を開始する。

〔発明が解決しようとする課題〕

しかしながら、上記構成の従来の回路においては、ＣＰ
Ｕ３にラッチアップ現象が生じると、たとえイグニッシ
ョンキースイッチをオフ操作して電源回路８をバッテリ
から切り離しても、電源回路６はバッテリに接続された
ままであるため、電源回路６を介してバッテリからの電
源はＣＰＵ３に供給され続ける。このラッチアップ現象
は大電流が流れるため、この状態がしばらく続くとバッ
テリは放電してしまい、その後自動車を再始動すること
が出来なくなってしまうという課題を従来の回路は有し
ていた。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、常時バッテリに接続された第１の電源回路の出力電
流を検出し所定の電流値以上になると信号を出力する電
流検出回路と、この電流検出回路を介してマイクロプロ
セッサに供給される第１の電源回路の出力電流をスイッ
チングするスイッチング回路と、イグニッションキース
イッチのオン操作によりバッテリに接続される第２の電
源回路の出力が低下しかつ電流検出回路で過電流を検出
した場合にスイッチング回路をオフ制御するｆａ［供給
監視回路とを備えたものである。

〔作用〕

・マイクロプロセッサにラッチアップ現象が生じると電
流検出回路により過電流が検出され、゛引き続いてイグ
ニッションキースイッチがオフ操作されると第２の電源
回路の出力は低下し、スイッチジグ回路はオフされる− 〔実施例〕次に本発明について図面を参照して以下に詳述す゛る二゛二′第“１図は本発明の一実施例を表すブロック図で
あ”す、第２図と同一または相当部分については同符号
を用いてその説明は省略する。

同図において、常時バッテリに接続されたバックアップ
用の電源回路６の出力は電流検出回路１１に入力され、
この電流検出回路１１において電源回路６の出力電流が
計測され、予め定められた所定の電流値以上になると、
抵抗Ｒ１１が接続された端子への出力信号がロウレベル
になるようになっている。さらに、この電流検出回路１
１を介する電源回路６からの出力電流はトランジスタＴ
Ｒ２に入力され、このトランジスタＴＲ２を介してＣＰ
Ｕ３ヘパツクアツプ用の電源が供給されるものとなって
いる。

また、電源供給、監視回路１２は、ＲＳフリップフロッ
プ態様に接続されたナンド（ＮＡＮＤ）回路１３．１４
と、ＮＡＮＤ回路１４の入力、および出力に接続された
ＮＯＴ回路１５および１６とから構成され、電源回路６
からの電源供給を受け、て動作するものである。

また、電流検出回路１１から抵抗Ｒ１ｉへの出力信号は
抵抗Ｒ１１およびコンデンサＣ３から構成される積分回
路により積分され、積分された信号Ａは電源供給監視回
路１２のＮＡＮＤ回路１３の一人力に入力される。一方
、イグニッションキースイッチのオン操作によりバッテ
リに接続される電源回路８から出力される信号ＢはＮＯ
Ｔ回路１５に入力される。このように入力された信号Ａ
。

Ｂは以下の第１表に示される真理値表に従ってＮＯＴ回
路１６から信号Ｃとなって出力される。

第１表上表において、「Ｈ」はハイレベル、「Ｌ」はロウレベ
ルを表しており、さらに、状態■は禁止入力状態であり
、また、状態■の信号Ｃ欄のＱ　ｔ−１は信号Ｃが変化
せずに前の状態を保持することを表している。

このようにして出力された信号Ｃは、・抵抗Ｒ１２を介
してトランジスタＴＲ２のベースに入力されると共に、
抵抗Ｒ１３およびコンデンサＣ４から構成される積分回
路に入力される。そして、積分された信号はＣＰＵ３の
ポート端子Ｐ２に入力される。

また、ＣＰＵ３のリセット端子ＲにはトランジスタＴＲ
３のコレクタが接続されており、この端子Ｒ＃、ｔ′２
ｉ源回路８による電圧ｖｂの立ち上がり時に所定の時間
だけハイレベルになり、ＣＰＵ３にリセットがかかるも
のとなっている。つまり、電源回路８の出力する電源電
圧ｖｂが立ち上がると、トランジスタＴＲ３のエミッタ
に電圧が印加されると共に、抵抗Ｒ１４を介してコンデ
ンサＣ５に充電電流が流れ始める。しかし、コンデンサ
Ｃ５の端子電圧はすぐにはハイレベルにはならないため
、トランジスタＴＲ３のベース−エミッタ間には電圧が
生じてベース電流が流れる。このため、所定時間だけト
ランジスタＴＲ３はオンし、このコレクタ電位レベルは
所定時間だけハイレベルになり、ＣＰＵ３にリセットが
かかるものとなっている。なお、Ｒ１５，Ｒ１６はそれ
ぞれベース抵抗、コレクタ抵抗である。

このような構成において、本装置の動作について以下に
詳述する。

先ず、電源回路６にバッテリを接続すると、バッテリか
ら出力された１２Ｖの供給電圧は５ｖの安定化された電
圧Ｖａに変換されて出力される。

また、バッテリが接続されると電流検出回路１１から抵
抗Ｒ１１への出力信号はしばらくするとハイレベルにな
るが、抵抗Ｒ１１およびコンデンサＣ３による積分回路
により遅延され、この積分回路の時定数による所定時間
後に信号Ａはハイレベルとなる。これは雑音によって監
視回路１２が誤動作するのを防ぐためである。

この時の信号Ｂはロウレベルにあるため、この時の監視
回路１２の入力状態は第１表の状態■に相当し、従って
信号Ｃは変化せずにハイレベルを保持する。このため、
トランジスタＴＲ２のベース電位はハイレベルにあり、
ベース−エミッタ間には電位差は生じないためトランジ
スタＴＲ２はオフ状態にある。従って、電源回路６のバ
ッテリへの接続時にはＣＰＵ３へは電源が供給されず、
バッテリからの供給電源は電源供給監視回路１２等１と
よって消費されるわずかな消費電流となる。

次に、電源回路６のバッテリへの接続後にイグニッショ
ンキースイッチをオン操作すると、電源回路８ヘバツテ
リから電源が供給され、電源回路８からは５ｖに安定化
された電圧ｖｂが出力されてＩＣＩ、ＩＣ２等へ供給さ
・れる。また、電圧ｖｂの立ち上がりによって監視回路
１２への入力信号Ｂはハイレベルになり、また、入力信
号Ａはハイレベルにあるので、この時の入力状態は第１
表の状態■に相当するようになり、出力信号Ｃはロウレ
ベルになる。従って、トランジスタＴＲ２のベース電位
は低下してベース−エミッタ間、には電位差が生じ、ベ
ース電流が流れてトランジスタＴＲ２はオンする。この
ため、ＣＰＵ３へは電源回路６および電流検出回路１１
を介してバッテリから電源が供給される。また、これと
共に出力信号Ｃは抵抗Ｒ１３およびコンデンサＣ４によ
る積分目路の時定数により定まる所定時間だけ遅延され
てＣＰＵ３のボート端子Ｐ２をロウレベルにする。

また、電源回路８がバッテリに接続されて電圧ｖｂが確
立される際には、トランジスタＴＲ３は抵抗Ｒ１４、コ
ンデンサＣ５の積分回路による定まる時定数の時間だけ
オンし、ＣＰＵ３のリセット端子Ｒには所定時間だけハ
イレベル信号が入力される。ＣＰＵ３はこのハイレベル
信号を入力すると、記憶されたプログラムの実行を開始
する。

なお、抵抗Ｒ１４、コンデンサＣ５の積分回路による時
定数は抵抗Ｒ１３およびコンデンサＣ４の積分回路によ
る時定数よりも小さく設定されており、このため、ＣＰ
Ｕ３のリセット端子Ｒへのリセットはボート端子Ｐ２の
ロウレベル変化よりも早く行われる。

プログラムの実行が開始されるとＣＰＵ３はすぐにボー
ト端子Ｐ２の状態を読み込むが、信号Ｃのロウレベル変
化は上述したように積分回路により遅延されているため
、ＣＰＵ３はハイレベル状態を読み込むことになる。こ
のため、ＣＰＵ３は監視回路１２が動作した直後、すな
わち、電源回路６がバッテリに接続された直後の初期セ
ット状態であると判断し、ＣＰＵ３の内部ＲＡＭをクリ
アするイニシャライズ処理を実行してから所定の処理に
移行する。

次に、イグニッションキースイッチがオフ操作されると
電源回路８とバッテリとの接続は断たれ、電源回路８か
ら出力されていた電圧ｖｂは低下してＩＣＩ、ＩＣ２等
への電源供給は停止する。また、この時の監視回路１２
の入力信号Ｂはロウレベルになるが、入力信号Ａはハイ
レベルにあり、この時の監視回路１２の入力状態は第１
表の■の状態に相当し、従って出力信号Ｃは変化せずに
ロウレベルにあり、ＣＰＵ３へのバックアップ用の電源
供給は継続して行われている。

また、電圧ｖｂの低下はボート端子Ｐ１のレベルがロウ
レベルになることによりＣＰＵ３へ伝えられ、ＣＰＵ３
はこのロウレベルを検知すると、その動作モードを低消
費電力モードであるパワーダウンモードにする。このた
め、バッテリからの供給電流はＣＰＵ３の内部ＲＡＭの
データの保持のみに消費されるようになり、バッテリ電
源の節約が図られる。

次に、再度イグニッションキースイッチがオン操′作さ
れると、電源回路８とバッテリとの接続は復活し、電源
回路８からは電圧Ｖｂが再度出力されるようになり、Ｉ
ＣＩ、ＩＣ２等への電源供給が再開される。この時の監
視回路１２の入力信号Ｂはハイレベルに変化するが、入
力信号Ａはハイレベルにあり、この時の監視回路１２の
入力状態は、第１表の■の状態に相当し、従って出力信
号Ｃは変化せずにロウレベルのままである。このため、
ＣＰＵ３へは電源回路６から電源が供給され続け、内部
ＲＡＭのデータは保持され゛続けている。

また、このイグニッションキースイッチのオン撮′作の
直後には、前述したようにトランジスタＴＲ３によりＣ
ＰＵ３にリセットがかかるため、ＣＰＵ３はパワーダウ
ンモードから復活して動作を再開し、ボート端子Ｐ２の
状態を読み込む。ボート端子Ｐ２はロウレベルにあるた
め、ＣＰＵ３は監視回路１２が継続して動作していたと
判断し、今回のイグニッションキースイッチの操作は電
源回路６がバッテリに接続された直後の初期時のもので
ないことを知る。このため、内部ＲＡＭデータの状態を
保持する必要を知り、内部ＲＡＭデータのイニシャライ
ズ処理は行わずに内部ＲＡＭデータをそのままの状態に
保つて所定の処理を再開する。

そして、引き続くイグニッションキースイッチのオン、
オフ操作によって以上の動作が繰り返される。つまり、
キースイッチのオフ時にはＩＣＩ。

ＩＣ２等への電源供給は停止されると共にＣＰＵ３はパ
ワーダウンモードになり、バッテリの消費電流は低減さ
れ、しかも、ＣＰＵ３の内部ＲＡＭデータは保持され続
ける。また、キースイッチのオン時には、ＣＰＵ３は保
持された内部ＲＡＭデータを用いながら所定処理を実行
する。

このような状態において、何らかの原因、例えば外部か
らノイズが印加されることによってＣＰＵ３にラッチア
ップ現象が生じると、電源回路６を介するバッテリから
の供給電流は増大して過電流を生じ、この過電流は電流
検出回路１１により検出される。電流検出回路１１はこ
の過電流を検出すると、抵抗Ｒ１１への出力信号をロウ
レベルに変化させ、このロウレベル変化は遅延されて信
号Ａに伝えられる。

そして、イグニッションキースイッチをオフ操作すると
電源回路８から出力されていた電圧ｖｂは低下し、監視
回路１２の入力信号Ｂはロウレベルになる。従ってこの
時の監視回路１２の入力状態は第１表の■の状態になり
、よって出力信号Ｃはハイレベルになる。信号Ｃがハイ
レベルになるとトランジスタＴＲ２はオフしてＣＰＵ３
への電源供給は断たれる。この結果、ＣＰＵ３のラッチ
アップ現象は解消されると共に、バッテリからの供給電
流は電源供給監視回路１２等によって消費されるわずか
な低消費電流となる。従って、ＣＰＵ３のラッチアップ
時にバッテリが従来のように放電してしまうといったこ
と無くなる。

また、再度イグニッションキースイッチがオン操作され
ると、ＣＰＵ３のラッチアップ現象は解消されているの
で、電源回路６をバッテリへ接続する初期時と同様にし
てＣＰＵ３は動作を開始し、所定の処理を行うことにな
る。

〔発明の効果〕

以上説明したように本発明は、常時バッテリに接続され
た第１の電源回路の出力電流を検出し所定の電流値以上
になると信号を出力する電流検出回路と、この電流検出
回路を介してマイクロプロセッサに供給される電流をス
イッチングするスイッチング回路と、電流検出回路での
過電流および第２の電源回路の出力の低下の検出により
スイッチング回路をオフ制御する電源供給監視回路とを
備えたことにより、マイクロプロセッサのラッチアップ
現象は電流検出回路により過電流として検出され、引き
続いてイグニッションキースイッチがオフ操作されると
第２の電源回路の出力は低下し、スイッチング回路はオ
フされる。

このため、マイクロプロセッサにラッチアップ現象が生
じるとバッテリからマイクロプロセッサへの電源供給は
断たれ、従来のようにラッチアップ現象によりバッテリ
が放電してしまい、自動車の再始動時に電子機器が動作
しなくなるという課題は解消されるという効果を有する
。

【図面の簡単な説明】

第１図は本発明の一実施例による回路構成を表すブロッ
ク図、第２図は従来の回路構成を表すブロック図である
。３・・・ＣＰＵ、６・・・第１の電源回路、８・・・第
２の電源回路、１１・・・電流検出回路、１２・・・電
源供給監視回路、１３．１４・・・ＮＡＮＤ回路、１５
゜１６・・・８０７回路、ＴＲ２・・・トランジスタ。特許出願人　　本田技研工業株式会社

Claims

【特許請求の範囲】

常時バッテリに接続されたバックアップ用の第１の電源
回路と、この第１の電源回路の出力電流を検出し所定の
電流値以上になると信号を出力する電流検出回路と、こ
の電流検出回路を介してマイクロプロセッサに供給され
る前記第１の電源回路からの出力電流をスイッチングす
るスイッチング回路と、イグニッションキースイッチの
オン操作によりバッテリに接続されてバッテリからの電
源を各電子部品に出力する第２の電源回路と、この第２
の電源回路の出力が低下しかつ前記電流検出回路で過電
流を検出した場合に前記スイッチング回路をオフ制御す
る電源供給監視回路とを備えたことを特徴とするバッテ
リ電源供給回路。