JPH02187846A - シリアルインタフェースの自動復旧制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 いずれかのシリアルラインに異常が発生したときのライ
ン自動復旧制御方式に関し、 復旧に要する時間を短縮しマイクロプロセッサの稼働率
を向上させかつ高信頼度化を図ることを目的とし、 単一のマイクロプロセッサにより１本のシリアルライン
を介して複数のシリアルインタフェースを制御する際の
エラー発生後の自動復旧制御方式であって、前記マイク
ロプロセッサは、前記１本のシリアルラインのいずれか
で正常な送受信が不可能な異常ラインが発生したときは
、前記異常ラインを切り離し、切り離しの後の一定時間
経過後、再度同一のラインに対し送受信を行い、前記再
度の送受信により正常な送受信が実行されたときは、前
記切り離しを中止し復旧させるように構成する。

〔産業上の利用分野〕

本発明は複数のシリアルラインのいずれかに異常が発生
したときのライン自動復旧制御方式に関する。

情報処理システムにおいて装置間のインタフエ−スは益
々複雑になり信号線の数は増加する一方である。そのた
め信号線の削減を目的としてインタフェースのシリアル
伝送化がなされてきた。しかし、シリアル伝送に伴いそ
のためのインタフェース制御回路も複雑になり、その対
策として複数のシリアルラインを単一のマイクロプロセ
ッサで制御することにより一つの解決策としている。

〔従来の技術〕

第４図は複数のシリアルラインを制御するための単一の
マイクロプロセッサのブロック構成図である。図におい
て、１はシリアルライン制御マイクロプロセッサ（ＭＰ
Ｕ）、２はシリアルライン制御回路、３はドライバ及び
レシーバ（ＤＶ、　ＲＶ）、４はこれらをまとめたマス
クユニット、５は複数のスレーブユニット、ＤＢはデー
タバス、ＴＤＫ。

ｌ１ＤＸは送信及び受信側である。

第５図は第４図構成の動作フローチャートである。シリ
アルライン制御回路２の制御によりラインｍにシリアル
データを送信した後（１）、ラインｍからの受信割込み
を待つ（２）。その時、ある一定時間内に受信割込みが
なかった場合は（ステップ（３）のＮＯ）、受信データ
のタイムアウトと判断しく７）、エラー処理を行う（８
）。ステップ（３）において一定時間内に受信割込みが
あった場合（ＹＥＳ）　、スレーブユニットｍはデータ
の受信処理を行い（４）、受信データのエラーチエツク
を行う（５）。スレーブユニットｍは受信データが正常
か否か判断しく６）、異常があればエラー処理を行い（
８）、正常であれば次段ラインのデータ処理を行う（９
）。そして、単一のマイクロプロセッサＭＰＵにより支
配しているすべてのシリアルラインのデータ送受信が完
了すると（（９）、　０■、　（１０）、ステップ（１
）に戻り再度箱１のシリアルラインからデータの送受信
を行う。

〔発明が解決しようとする課題］ 上記の構成において、単一のマイクロプロセッサで制御
するシリアルラインの本数が増大すればするほど全ライ
ンのデータ送受信が完了するまでの時間が増大する。即
ち、マイクロプロセッサが一つのシリアルラインを制御
している間は他のラインのデータの送受信は一切不可能
なため、単一のマイクロプロセッサにより支配するシリ
アルライン数の増大に比例して、マイクロプロセッサが
所定のラインをアクセスしてからその次に同一のライン
を再びアクセスするまでの時間が増大する。

これは、結局、あるラインをアクセスするまでの時間が
遅れることを意味し、従来のように全ラインのアクセス
を行う方式の場合、固定障害によるエラーラインや未接
続ラインのアクセスも同等に行うため、エラーラインの
受信割込み待ちのタイムアウト等の無駄な時間を費やす
ことになり、結局正常なラインのアクセス時間が全ライ
ンのアクセス時間に対して低い割合となり、正常ライン
に対するマイクロプロセッサの稼働率の低下の主要因と
もなっていた。

本発明の目的は、復旧に要する時間を短縮しマイクロプ
ロセッサの稼働率を向上させかつ高信頼度化を図ること
にあり、より詳しくは、情報処理システムの装置間のシ
リアルインタフェースで複数のシリアルラインを単一の
マイクロプロセッサにより制御する場合のエラー処理方
法において、いずれかのラインで正常な送受信が不可能
になった場合、そのラインを切り離し、切り離した後−
定時間経過後再度そのラインに対してデータの送受信を
行い、正常なデータ転送が可能であればそのラインの切
り離しを中止して、復旧させ、他の正常なシリアルライ
ンに対するマイクロプロセッサのアクセスを高速化する
ばかりでなく、単発的に発生したインタフェース上のエ
ラーに対して自動的な復旧が可能となり、シリアルイン
タフェースにおける稼働率の向上と高信頼度化を可能と
する自動復旧制御方式を提供することにある。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。本発明は単一のマ
イクロプロセッサによりｎ本のシリアルラインを介して
複数のシリアルインタフェースを制御する際のエラー発
生後の自動復旧制御方式であって、前記マイクロプロセ
ッサ内に、異常発生時にラインを切り離す切離手段Ａと
、切り離し後の時間計測手段Ｂと、切り離し中止手段Ｃ
と、定時間経過後の再送受信手段りとを備える。

〔作用〕

本発明では、前記ｎ本のシリアルラインのいずれかで正
常な送受信が不可能な異常ラインが発生したときは、前
記異常ラインを切り離し、切り離しの後の一定時間経過
後、再度同一のラインに対し送受信を行い、前記再度の
送受信により正常な送受信が実行されたときは、前記切
り離しを中止し復旧させる。これにより、システムは復
旧に要する時間を短縮しマイクロプロセッサの稼働率を
向上させかつ高信顧度化を図ることができる。

〔実施例〕

第２図は本発明の一実施例フローチャートである。第２
図において、まず接続すべきラインｍの設定を行い（］
）、アクセスするラインｍが接続されているか否かを判
断しく２）、接続されていなければ（ＮＯ）、次段（ｍ
＋　１　）のラインのアクセスを行う０５）。接続され
ていれば（ＹＥＳ）　、次にラインｍのエラーフラグが
セットされているか否かをチエツクしく３）、セットさ
れていればエラーフラグがセットされてからＴ秒経過し
たか否かをチエツクし００）、Ｔ秒経過していなければ
次のライン（ｍ＋１）のアクセスを行う０５）が、Ｔ秒
経過しているときはエラーフラグをリセットしく１１）
、そのラインに対してデータの送受信処理を行い受信割
込みのために待機する。

また、ステップ（３）において、ラインｍのエラーフラ
グがセットされていない場合も同様にそのラインに対し
てデータの送受信を行い（４）、受信割込みのために待
機する（５）。その間、受信割込みが一定時間内にある
か否か監視しく６）、一定時間内に受信割込みがなかっ
た場合はタイムアウトとして処理するＱ２）。また、受
信割込みが一定時間内にあった場合は受信データの処理
を行い（７）、受信データのエラーチエツクを行う（８
）。

ここで、受信データが正常か否か判断しく９）、再度エ
ラーが検出された場合はシリアル転送エラーとして処理
し、エラーが検出されなかった場合には正常終了として
次段（ｍ＋１　）のラインのアクセスを行う０５）、ま
た、ラインｍに何らかのエラーが発生した場合、そのラ
インｍのエラーフラグをセットしく１３）、エラー処理
を行った後側、次段のラインのアクセスに移行する０５
）。

これによりＭＰＵが全ラインのアクセスを終了し再びラ
インｍをアクセスする場合、上記のような処理によりラ
インｍをスキップするか否かを判断できるため、ライン
ｍをスキップしライン（ｍ＋１）のアクセスを行うこと
になり、固定障害の発生したラインｍを毎回アクセスす
る時間が短縮され、単一ＭＰＵの稼働率を高め、正常ラ
インのアクセス時間を高速化できる。また、シリアルラ
インの障害が固定ではなく単発的な障害で自動復旧した
場合には、一定時間経過後、再度エラーラインのデータ
転送制御を行い正常な動作ができるか否かを確認するた
め自動復旧したラインの救済が可能であり、信頼度の高
いインタフェースを実現することが可能である。

第３図は本発明の他の実施例フローチャートである。図
示のように、ステップ（６）において、一定時間内に受
信割込みがなかった場合にタイムアウト処理がなされる
が０２）、この場合、リトライフラグのチエツクを行い
０８）、リトライするか否か判断し０９）、リトライし
ないときはりトライフラグをセットしＱＯ、リトライす
るときはラインｍのエラーフラグをセットし０３）、エ
ラー処理する０４）。このように、エラーを検出したシ
リアルラインを数回リトライして転送制御を行い、それ
でもエラーが発生する場合にはラインの障害としてシリ
アルラインの切り離しを行う。さらに、切り離し後の一
定時間経過後、再度エラーを検出したラインにアクセス
し正常な送受信動作ができるならばエラーフラグのリセ
ットを行うことにより再びデータの転送制御が可能とな
り、リトライで救済できなかったエラーラインの自動復
旧が可能であり、単発的なエラーが発生したラインを切
り離すことなく、さらに信転性の高いシリアルインタフ
ェースを実現することができる。なお、リトライの回数
設定は任意であることはいうまでもない。

〔発明の効果〕

以上説明したように、本発明によれば複数のシリアルラ
インを単一のＭＰＵで制御する方式において、障害の発
生したシリアルラインを一旦切り離し、切り離し後の一
定時間後、再度アクセスし正常な送受信動作ができたな
らば切り離しを中止し復旧させることにより、正常なラ
インのみのアクセスを高速で制御でき単一のＭＰＵの高
稼働率を実現できるばかりでなく、自動復旧したシリア
ルラインを再び救済することができ、インタフェースの
高信頬性を実現することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例フローチャート、第３図は本
発明の他の実施例フローチャート、第４図は複数シリア
ルラインを制御する単一のＭＰＵの構成図、及び 第５図は従来の処理フローチャートである。 （符号の説明） ■・・・マイクロプロセッサ、 ２・・・シリアルライン制御回路、 ３・・・ドライバ及びレシーバ、 ４・・・マスクユニット、 ５・・・スレーブユニット。

Claims (1)

1. 【特許請求の範囲】 １、単一のマイクロプロセッサによりｎ本のシリアルラ
   インを介して複数のシリアルインタフェースを制御する
   際のエラー発生後の自動復旧制御方式であって、前記マ
   イクロプロセッサは、前記ｎ本のシリアルラインのいず
   れかで正常な送受信が不可能な異常ラインが発生したと
   きは、前記異常ラインを切り離し、 切り離しの後の一定時間経過後、再度同一のラインに対
   し送受信を行い、 前記再度の送受信により正常な送受信が実行されたとき
   は、前記切り離しを中止し復旧させる、ことを特徴とす
   るシリアルインタフェースの自動復旧制御方式。