JPH02186626A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02186626A JPH02186626A JP631189A JP631189A JPH02186626A JP H02186626 A JPH02186626 A JP H02186626A JP 631189 A JP631189 A JP 631189A JP 631189 A JP631189 A JP 631189A JP H02186626 A JPH02186626 A JP H02186626A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関する。
従来の半導体集積回路の製造方法は、シリコン基板に素
子領域を設け、前記素子領域上に設けた絶縁膜に開口部
を設け、前記開口部の前記素子領域とコンタクトするＡ
、！２又はＡ、Ｒ−８ｉ配線を設けていたが、アロイス
パイクによる浅いｐｎ接合の破壊や微細な開口部にシリ
コンが析出してコンタクト抵抗が増加するという問題を
生ずるため、高融点金属硅化物層、Ｔｉ−Ｗ合金層、窒
化チタン層等の障壁層を前記素子領域とＡρ系配線の間
に介在させてコンタクトした配線を形成している。
子領域を設け、前記素子領域上に設けた絶縁膜に開口部
を設け、前記開口部の前記素子領域とコンタクトするＡ
、！２又はＡ、Ｒ−８ｉ配線を設けていたが、アロイス
パイクによる浅いｐｎ接合の破壊や微細な開口部にシリ
コンが析出してコンタクト抵抗が増加するという問題を
生ずるため、高融点金属硅化物層、Ｔｉ−Ｗ合金層、窒
化チタン層等の障壁層を前記素子領域とＡρ系配線の間
に介在させてコンタクトした配線を形成している。
上述した従来の半導体集積回路の製造方法は、高融点金
属硅化物層を用いる方法がシリコン析出の防止にはなら
ず部分的な解決にしがならないという欠点があった。ま
たＴｉ −Ｗ合金層又は窒化チタン層を用いる方法は、
前記２点の問題をほぼ防止することかてきるが、膜の形
成回数が増加したり、付加的な写真蝕刻回数が増加する
等の製造工数が多くなるという欠点があった。
属硅化物層を用いる方法がシリコン析出の防止にはなら
ず部分的な解決にしがならないという欠点があった。ま
たＴｉ −Ｗ合金層又は窒化チタン層を用いる方法は、
前記２点の問題をほぼ防止することかてきるが、膜の形
成回数が増加したり、付加的な写真蝕刻回数が増加する
等の製造工数が多くなるという欠点があった。
本発明の半導体集積回路の製造方法は、素子領域を有す
るシリコン基板上に絶縁膜を設け前記素子領域上の前記
絶縁膜に開口部を設ける工程と、前記開口部を含む表面
にチタン膜を堆積する工程と、熱処理により前記開口部
の前記素子領域の表面と前記チタン膜の下部を反応させ
て硅化チタン膜を形成する工程と、プラズマ窒化法によ
り前記開口部の前記チタン膜の上部を含む前記チタン膜
を反応させて窒化チタン膜を形成する工程と、前記窒化
チタン膜上に金属膜を堆積し前記金属膜及び前記窒化チ
タン膜を選択的に順次エツチングして前記素子領域と電
気的に接続する電極配線を形成する工程とを含んて構成
される。
るシリコン基板上に絶縁膜を設け前記素子領域上の前記
絶縁膜に開口部を設ける工程と、前記開口部を含む表面
にチタン膜を堆積する工程と、熱処理により前記開口部
の前記素子領域の表面と前記チタン膜の下部を反応させ
て硅化チタン膜を形成する工程と、プラズマ窒化法によ
り前記開口部の前記チタン膜の上部を含む前記チタン膜
を反応させて窒化チタン膜を形成する工程と、前記窒化
チタン膜上に金属膜を堆積し前記金属膜及び前記窒化チ
タン膜を選択的に順次エツチングして前記素子領域と電
気的に接続する電極配線を形成する工程とを含んて構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
の主面に選択的にｎ型ウェル２を設け、ｎ型ウェル２の
表面及びｎ型ウェル２以外の領域の表面のそれぞれに選
択的にフィールド酸化膜３を設けて素子形成領域を区画
する。次に、前記素子形成領域の表面にケーｌ〜酸化膜
４を設け、ゲート酸化膜４を含む表面に多結晶シリコン
膜を堆積してこれを選択的にエツチングし、ゲート電極
５を形成する。次に、ゲート電極５及びフィールド酸化
膜３をマスクとして自己整合的に不純物をイオン注入し
、ｎ型ウェル２の前記素子形成領域にはｐ＋型拡散領域
６を形成し、ｎ型ウェル２以外の前記素子形成領域には
ｎ＋型拡散領域７を形成して、それぞれソース・トレイ
ン領域を設ける。
の主面に選択的にｎ型ウェル２を設け、ｎ型ウェル２の
表面及びｎ型ウェル２以外の領域の表面のそれぞれに選
択的にフィールド酸化膜３を設けて素子形成領域を区画
する。次に、前記素子形成領域の表面にケーｌ〜酸化膜
４を設け、ゲート酸化膜４を含む表面に多結晶シリコン
膜を堆積してこれを選択的にエツチングし、ゲート電極
５を形成する。次に、ゲート電極５及びフィールド酸化
膜３をマスクとして自己整合的に不純物をイオン注入し
、ｎ型ウェル２の前記素子形成領域にはｐ＋型拡散領域
６を形成し、ｎ型ウェル２以外の前記素子形成領域には
ｎ＋型拡散領域７を形成して、それぞれソース・トレイ
ン領域を設ける。
次に、ケート電極５を含む表面にリン及びホウ素を含む
酸化シリコン膜（以下ＢＰＳＧ膜と記す）８を堆積し、
ｐ＋型拡散領域６及びｎ＋型拡散領域７の上のＢＰＳＧ
膜８及びゲート酸化膜４を選択的に順次エツチングして
コンタクト用の開口部９を設ける。
酸化シリコン膜（以下ＢＰＳＧ膜と記す）８を堆積し、
ｐ＋型拡散領域６及びｎ＋型拡散領域７の上のＢＰＳＧ
膜８及びゲート酸化膜４を選択的に順次エツチングして
コンタクト用の開口部９を設ける。
次に、第１図（ｂ）に示すように、開口部９を含む表面
にスパッタ法によりチタン膜１０を０．１μｍの厚さに
堆積する。
にスパッタ法によりチタン膜１０を０．１μｍの厚さに
堆積する。
次に、第１図（Ｃ）に示すように、温度７００℃のアン
モニアカスのプラズマ中で約１時間の処理を行い、開口
部９のシリコンとチタン膜１０を反応させて約６０μｍ
の厚さの硅化チタン膜］１を形成すると共にアンモニア
プラズマ処理によりチタン膜］０の表面を反応させて５
０ｎｍの厚さの窒化チタン膜１，２を形成する。ここで
、硅化チタン膜１］及び窒化チタン膜１２の形成を同時
の反応工程で実現しているが、異なる工程で形成しても
良い。
モニアカスのプラズマ中で約１時間の処理を行い、開口
部９のシリコンとチタン膜１０を反応させて約６０μｍ
の厚さの硅化チタン膜］１を形成すると共にアンモニア
プラズマ処理によりチタン膜］０の表面を反応させて５
０ｎｍの厚さの窒化チタン膜１，２を形成する。ここで
、硅化チタン膜１］及び窒化チタン膜１２の形成を同時
の反応工程で実現しているが、異なる工程で形成しても
良い。
例えば、ランプ加熱法により硅化チタン膜１１を初めに
形成し、しかる後、５００〜６００°Ｃの低温領域でプ
ラズマ窒化し窒化チタン膜１２を形成することもできる
。また、初めに窒化チタン膜］２を形成した後に硅化チ
タン膜］］を形成する方法も可能である。全面成長した
チタン膜］０は上面からは窒化チタン膜１２に変り、下
面では開口部で硅化チタン膜１１に変えられるが、未反
応チタン膜１０が残り、表面から窒化チタン膜１２、チ
タン膜１０．硅化チタン膜１１の積層構造となる場合で
も、特性の劣化は全くない。
形成し、しかる後、５００〜６００°Ｃの低温領域でプ
ラズマ窒化し窒化チタン膜１２を形成することもできる
。また、初めに窒化チタン膜］２を形成した後に硅化チ
タン膜］］を形成する方法も可能である。全面成長した
チタン膜］０は上面からは窒化チタン膜１２に変り、下
面では開口部で硅化チタン膜１１に変えられるが、未反
応チタン膜１０が残り、表面から窒化チタン膜１２、チ
タン膜１０．硅化チタン膜１１の積層構造となる場合で
も、特性の劣化は全くない。
次に、第１図（ｄ）に示すように、アルミニウム膜１３
を全面に１０μｍの厚さに堆積し、写真蝕刻法を用いて
選択的に順次アルミニウム膜１３及び窒化チタン膜］２
をエツチングして除去し、ｐ＋型拡散領域６及びｎ＋型
拡散領域７のそれぞれと接続する電極配線を形成する。
を全面に１０μｍの厚さに堆積し、写真蝕刻法を用いて
選択的に順次アルミニウム膜１３及び窒化チタン膜］２
をエツチングして除去し、ｐ＋型拡散領域６及びｎ＋型
拡散領域７のそれぞれと接続する電極配線を形成する。
なお、チタン膜］０の代りに同様の物性をもつＣｏ、Ｎ
ｉ等の材料を使用しても全く同様の効果が得られる。
ｉ等の材料を使用しても全く同様の効果が得られる。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
第２図に示すように、この例では、開口部がｎ＋および
Ｐ＋型拡散領域からはみ出して形成された所謂［外抜き
コンタクトＪの場合である。第１の実施例と同様にして
形成した開口部９がＰ＋型拡散領域６およびｎ＋型拡散
領域７より一部はみ出しで形成される。次に、開口部９
を含む表面にチタン膜１０を堆積して窒化処理し、窒化
チタン膜１２及び硅化チタン膜１１を形成する。次に、
ＢＰＳＧ膜８をマスクとしてｎ型ウェル２の表面にｐ型
不純物をイオン注入し、ｎ型ウェル２以外の領域の表面
には、ｎ型不純物をイオン注入して９００℃３０分の熱
処理により活性化し、Ｐ＋型拡散領域６と接続するＰ＋
型拡散領域１４及びｎ＋型拡散領域７と接続するｎ＋型
拡散領域１５をそれぞれ設ける。この例では、イオン注
入時に主表面全体に窒化チタン膜１２が形成されている
ためチャージアップによる装置の破壊を完全に抑えるこ
とができる。また、開口部の硅化チタン膜１１は９００
℃の熱処理に対しても、窒化チタン膜１２で制限され、
膜厚の増大、層抵抗の増大等の不都合を回避でき、特性
・保留両面に優れた半導体集積回路を製造できる。
Ｐ＋型拡散領域からはみ出して形成された所謂［外抜き
コンタクトＪの場合である。第１の実施例と同様にして
形成した開口部９がＰ＋型拡散領域６およびｎ＋型拡散
領域７より一部はみ出しで形成される。次に、開口部９
を含む表面にチタン膜１０を堆積して窒化処理し、窒化
チタン膜１２及び硅化チタン膜１１を形成する。次に、
ＢＰＳＧ膜８をマスクとしてｎ型ウェル２の表面にｐ型
不純物をイオン注入し、ｎ型ウェル２以外の領域の表面
には、ｎ型不純物をイオン注入して９００℃３０分の熱
処理により活性化し、Ｐ＋型拡散領域６と接続するＰ＋
型拡散領域１４及びｎ＋型拡散領域７と接続するｎ＋型
拡散領域１５をそれぞれ設ける。この例では、イオン注
入時に主表面全体に窒化チタン膜１２が形成されている
ためチャージアップによる装置の破壊を完全に抑えるこ
とができる。また、開口部の硅化チタン膜１１は９００
℃の熱処理に対しても、窒化チタン膜１２で制限され、
膜厚の増大、層抵抗の増大等の不都合を回避でき、特性
・保留両面に優れた半導体集積回路を製造できる。
以上説明したように本発明はコンタクト用の開口部を含
む主表面に堆積したチタン膜を表面からはプラズマ窒化
法により窒化チタン膜を形成し、開口部のシリコン基板
と接する側には硅化チタン膜を形成することにより、製
造工程が短くかつ歩留が高い電極配線形成工程を含む半
導体集積回路の製造方法が実現できる。また、この製法
により得られる半導体集積回路は、コンタクト抵抗が低
く、耐熱性に優れた高性能・高信頼性を実現する。
む主表面に堆積したチタン膜を表面からはプラズマ窒化
法により窒化チタン膜を形成し、開口部のシリコン基板
と接する側には硅化チタン膜を形成することにより、製
造工程が短くかつ歩留が高い電極配線形成工程を含む半
導体集積回路の製造方法が実現できる。また、この製法
により得られる半導体集積回路は、コンタクト抵抗が低
く、耐熱性に優れた高性能・高信頼性を実現する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型ウェル、３・
・・フィールド酸化膜、４・・・ゲート酸化膜、５・・
・ゲート電極、６・・・Ｐ＋型拡散領域、７・・・ｎ＋
型拡散領域、８・・・ＢＰＳＧ膜、９・・・開口部、１
０・・・チタン膜、１１・・・硅化チタン膜、１２・・
・窒化チタン膜、１３・・・アルミニウム膜、１４・・
・Ｐ＋型拡散領域、１５・・・ｎ＋型拡散領域。
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型ウェル、３・
・・フィールド酸化膜、４・・・ゲート酸化膜、５・・
・ゲート電極、６・・・Ｐ＋型拡散領域、７・・・ｎ＋
型拡散領域、８・・・ＢＰＳＧ膜、９・・・開口部、１
０・・・チタン膜、１１・・・硅化チタン膜、１２・・
・窒化チタン膜、１３・・・アルミニウム膜、１４・・
・Ｐ＋型拡散領域、１５・・・ｎ＋型拡散領域。
Claims (1)
- 素子領域を有するシリコン基板上に絶縁膜を設け前記
素子領域上の前記絶縁膜に開口部を設ける工程と、前記
開口部を含む表面にチタン膜を堆積する工程と、熱処理
により前記開口部の前記素子領域の表面と前記チタン膜
の下部を反応させて硅化チタン膜を形成する工程と、プ
ラズマ窒化法により前記開口部の前記チタン膜の上部を
含む前記チタン膜を反応させて窒化チタン膜を形成する
工程と、前記窒化チタン膜上に金属膜を堆積し、前記金
属膜及び前記窒化チタン膜を選択的に順次エッチングし
て前記素子領域と電気的に接続する電極配線を形成する
工程とを含むことを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP631189A JPH02186626A (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP631189A JPH02186626A (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186626A true JPH02186626A (ja) | 1990-07-20 |
Family
ID=11634826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP631189A Pending JPH02186626A (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0587996A2 (en) * | 1992-08-14 | 1994-03-23 | Motorola, Inc. | Conductive diffusion barrier |
| JPH06140357A (ja) * | 1990-12-11 | 1994-05-20 | Samsung Semiconductor Inc | 金属バリヤを形成させる方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283625A (ja) * | 1986-06-02 | 1987-12-09 | Fujitsu Ltd | 半導体装置の電極の製造方法 |
-
1989
- 1989-01-13 JP JP631189A patent/JPH02186626A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283625A (ja) * | 1986-06-02 | 1987-12-09 | Fujitsu Ltd | 半導体装置の電極の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140357A (ja) * | 1990-12-11 | 1994-05-20 | Samsung Semiconductor Inc | 金属バリヤを形成させる方法 |
| EP0587996A2 (en) * | 1992-08-14 | 1994-03-23 | Motorola, Inc. | Conductive diffusion barrier |
| EP0587996A3 (en) * | 1992-08-14 | 1994-11-09 | Motorola Inc | Conductive diffusion barrier. |
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