JPH02186461A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH02186461A JPH02186461A JP640089A JP640089A JPH02186461A JP H02186461 A JPH02186461 A JP H02186461A JP 640089 A JP640089 A JP 640089A JP 640089 A JP640089 A JP 640089A JP H02186461 A JPH02186461 A JP H02186461A
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- circuit
- architecture
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101150111246 BIO3-BIO1 gene Proteins 0.000 description 1
- 101100493963 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIO3 gene Proteins 0.000 description 1
- 101100165358 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIO5 gene Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
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Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数のハードウェアアーキテクチャを有する情
報処理装置に関する。
報処理装置に関する。
［従来の技術］
を来、シェアー台数の大きいパーソナルコンピュータの
莫大なソフトウェアを他のパーソナルコンピュータで実
行させるには、ソフトウェアエミュレーション等により
行なっていたが、これではり１作するソフトウェアに限
りがあり、かつ、動作速度の低下もまのかれない。そこ
で複数のハードウェアアーキテクチャを〜台のパーソナ
ルコンピュータ内に格納して、この莫大なソフトウェア
を流用することは非常に有効である。
莫大なソフトウェアを他のパーソナルコンピュータで実
行させるには、ソフトウェアエミュレーション等により
行なっていたが、これではり１作するソフトウェアに限
りがあり、かつ、動作速度の低下もまのかれない。そこ
で複数のハードウェアアーキテクチャを〜台のパーソナ
ルコンピュータ内に格納して、この莫大なソフトウェア
を流用することは非常に有効である。
［発明が解決しようとしている課題Ｊ
しかし、複数のハードウェアアーキテクチャを有・する
パーソナルコンピュータではシステム立上１特にどのハ
ードウェアを選択するか指示する必要カアリ、パーソナ
ルコンピュータのハードウェアと、使用するソフトウェ
アのハード条件を立ちトげ前に毎回確認しなければなら
ない煩雑さがあった。
パーソナルコンピュータではシステム立上１特にどのハ
ードウェアを選択するか指示する必要カアリ、パーソナ
ルコンピュータのハードウェアと、使用するソフトウェ
アのハード条件を立ちトげ前に毎回確認しなければなら
ない煩雑さがあった。
［課題を解決するための手段（及び作用）］本発明によ
れば、ブート時に装填されている外部記憶装置のフロッ
ピーのセクタ長（情報サイズ）及びプートセクタの内容
から、当フロッピーに格納されているオペレーティング
システムの種類を判定し、その種類に対応するハードウ
ェアアーキテクチャを選択してシステムを立ち上げる様
にしたものである。
れば、ブート時に装填されている外部記憶装置のフロッ
ピーのセクタ長（情報サイズ）及びプートセクタの内容
から、当フロッピーに格納されているオペレーティング
システムの種類を判定し、その種類に対応するハードウ
ェアアーキテクチャを選択してシステムを立ち上げる様
にしたものである。
Ｅ実施例］
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の実施例のシステムブロック図である。
この実施例では、ハードウェアアーキテクチャ（以後Ｈ
Ｗとする。）として、アーキテクチャＡ、Ｂの２種類を
サポートした例である。従って、この情報処理装置は、
アーキテクチャＡのパーソナルコンピュータとしてもア
ーキテクチャＢのパーソナルコンピュータとしても動作
するものである。
Ｗとする。）として、アーキテクチャＡ、Ｂの２種類を
サポートした例である。従って、この情報処理装置は、
アーキテクチャＡのパーソナルコンピュータとしてもア
ーキテクチャＢのパーソナルコンピュータとしても動作
するものである。
１は、ＨＷのアＡあるいはＢを選択するＨＷセレクト回
路であり、ＣＰＵ回路２の指示によりＡのＨＷあるいは
ＢのＨＷを選択する。またこの回路には、ＣＰＵリセッ
ト後の初期プログラムが格納されており、ＨＷがセレク
トされるまでここに格納されているプログラムが実行さ
れ、ＨＷがセレクトと同時にアドレスより切りはなされ
る。
路であり、ＣＰＵ回路２の指示によりＡのＨＷあるいは
ＢのＨＷを選択する。またこの回路には、ＣＰＵリセッ
ト後の初期プログラムが格納されており、ＨＷがセレク
トされるまでここに格納されているプログラムが実行さ
れ、ＨＷがセレクトと同時にアドレスより切りはなされ
る。
３８〜３Ｇは、ＨＷセレクト回路１の指示によりア、ド
レスをマツピングするアドレス切換回路である。これら
のアドレス切換回路は、ＣＰＵ回路２からのアドレスを
Ａの）ＩＷあるいはＢのＨＷに対応したアドレスに変換
するものである。これによりＡのＨＷと、Ｂの）ＩＷは
、システムのアドレスマツプが違っていてもこれらのア
ドレス切換回路３ ａ 〜３ ＧによりＣＰＵ回路２あ
るいは、ＤＭＡ（ダイレクトメモリアクセス）制御回路
４ａ。
レスをマツピングするアドレス切換回路である。これら
のアドレス切換回路は、ＣＰＵ回路２からのアドレスを
Ａの）ＩＷあるいはＢのＨＷに対応したアドレスに変換
するものである。これによりＡのＨＷと、Ｂの）ＩＷは
、システムのアドレスマツプが違っていてもこれらのア
ドレス切換回路３ ａ 〜３ ＧによりＣＰＵ回路２あ
るいは、ＤＭＡ（ダイレクトメモリアクセス）制御回路
４ａ。
４ｂから見たアドレスの違いが関係なくなる。この中で
３ａのアドレス変換回路は、ＤＭＡ制御回路４へ接続さ
れているので双方向性となっている。また、３Ｃ１３ｇ
のアドレス変換回路は、ＨＷのＡとＨＷのＢに対する両
回路を有ぎないので単にアドレスを切換えるのみである
。３ａ。
３ａのアドレス変換回路は、ＤＭＡ制御回路４へ接続さ
れているので双方向性となっている。また、３Ｃ１３ｇ
のアドレス変換回路は、ＨＷのＡとＨＷのＢに対する両
回路を有ぎないので単にアドレスを切換えるのみである
。３ａ。
３ｂ、３ｄ、３ｅ、３ｆのアドレス変換回路は、アドレ
スを切換えるのと同時に、ＨＷのＡを。
スを切換えるのと同時に、ＨＷのＡを。
）ＩＷのＢの選択回路も兼ねており、選択されていない
側のＨＷに対しては、アクセスを行なわない、これらの
アドレス変換回路３８〜３ｇは、ＰＡＬ（プログラマブ
ルアレイロジック）等でプログラムすれば、さらに別の
ＨＷと、入換えることも可能となる。ＤＭＡ制御回路４
ａ、４ｂはそれぞれのＨＷに対応したＡの制御回路と、
Ｂの制御回路を有する。これらのＨＷはアプリケーショ
ンソフト等でも、直接ＨＷアクセスを行う場合まで完全
なコンバチ性を保証するのに必要不可欠な方式である。
側のＨＷに対しては、アクセスを行なわない、これらの
アドレス変換回路３８〜３ｇは、ＰＡＬ（プログラマブ
ルアレイロジック）等でプログラムすれば、さらに別の
ＨＷと、入換えることも可能となる。ＤＭＡ制御回路４
ａ、４ｂはそれぞれのＨＷに対応したＡの制御回路と、
Ｂの制御回路を有する。これらのＨＷはアプリケーショ
ンソフト等でも、直接ＨＷアクセスを行う場合まで完全
なコンバチ性を保証するのに必要不可欠な方式である。
５ａ、５ｂはそれぞれＨＷのＡとＨＷのＢに対応するＢ
ＩＯ５（ＢａｓｉｃＩｎｐｕｔ Ｄｕｔｐｕ
ｔ Ｓｙｓｔｅｍ）ｌ 網回路である。こ
れらのＢＩＯ５格納回路は、ＨＷの八を有するＡパーソ
ナルコンピュータ、ＨＷのＢを有するＢパーソナルコン
ピュータとのコンバチ性を保証する。６は、主記憶回路
であり、これは、あらゆるパーソナルコンピュータでも
基本的な違いはないがアドレスのマツピングに関しては
、各パーソナルコンピュータで異なるので、アドレス切
換回路３ＣによりＨＷのＡ及びＨＷのＢに対応する。７
ａ、７ｂはＣＲＴ（陰極線管）制御回路、８ａ、８ｂは
ＦＤＤ （フロッピーディスクドライブ）制御回路であ
る。９ａ、９ｂ、７０は各ｌΦ周周辺装置制御１路路あ
り、９ａ、９ｂに関しては、キーボード等のＨＷのＡ及
びＨＷのＢに関して、両ＨＷともに有している周辺装置
の制御回路であり、１０は、ＨＷのＡのみが有している
周辺装置の制御回路である。逆にＨＷの８のみが有して
いる周辺装置の制御回路も考えられ、１１はこれらの周
辺装置制御回路を夫々示しである。
ＩＯ５（ＢａｓｉｃＩｎｐｕｔ Ｄｕｔｐｕ
ｔ Ｓｙｓｔｅｍ）ｌ 網回路である。こ
れらのＢＩＯ５格納回路は、ＨＷの八を有するＡパーソ
ナルコンピュータ、ＨＷのＢを有するＢパーソナルコン
ピュータとのコンバチ性を保証する。６は、主記憶回路
であり、これは、あらゆるパーソナルコンピュータでも
基本的な違いはないがアドレスのマツピングに関しては
、各パーソナルコンピュータで異なるので、アドレス切
換回路３ＣによりＨＷのＡ及びＨＷのＢに対応する。７
ａ、７ｂはＣＲＴ（陰極線管）制御回路、８ａ、８ｂは
ＦＤＤ （フロッピーディスクドライブ）制御回路であ
る。９ａ、９ｂ、７０は各ｌΦ周周辺装置制御１路路あ
り、９ａ、９ｂに関しては、キーボード等のＨＷのＡ及
びＨＷのＢに関して、両ＨＷともに有している周辺装置
の制御回路であり、１０は、ＨＷのＡのみが有している
周辺装置の制御回路である。逆にＨＷの８のみが有して
いる周辺装置の制御回路も考えられ、１１はこれらの周
辺装置制御回路を夫々示しである。
１２は、ＣＲＴ装置、１３はＦＤ装置１４は各種周辺装
置を夫々示しである。１５はＨＷのＡ及び）（ＷのＢを
セレクトするＨＷセレクト信号線でありすべてのアドレ
ス切換回路３ａ〜３ｇを総括してコントロールする。１
６はアドレスバス、＋７はデータバスである。第２図が
本発明の動作説明を行う流れ図であり、この動作を行う
ソフトウェアはＢＩＯ３格納回路５ａ内にＲＯＭとして
格納されＣＰ［＋２はそれにもとづいて以下の処理を実
行する。以下第２図を用いて説明する。
置を夫々示しである。１５はＨＷのＡ及び）（ＷのＢを
セレクトするＨＷセレクト信号線でありすべてのアドレ
ス切換回路３ａ〜３ｇを総括してコントロールする。１
６はアドレスバス、＋７はデータバスである。第２図が
本発明の動作説明を行う流れ図であり、この動作を行う
ソフトウェアはＢＩＯ３格納回路５ａ内にＲＯＭとして
格納されＣＰ［＋２はそれにもとづいて以下の処理を実
行する。以下第２図を用いて説明する。
オペレータはＦＤ装置１３にＦＤをセットして本パーソ
ナルコンピュータの電源を投入する。又はＲＥＳＥＴＳ
Ｗを押し下げる等の操作を行うと、ＣＰＵはリセットス
タートし、（２図−１）デフォルトのＨＷが選択される
（２図−２）、本例では装置Ａを選択している。アドレ
ス切換回路３８〜３ｇによりすべての制御回路はＡが選
択される。従って実行されるＢＩＯＳもＨＷ−へのＢＩ
ＯＳである。ＢＩＯＳは、装置１３にセットしであるＦ
ＤのＩＤの読みとりをＦＤＣ（装置８ａのＦＤＤ制御回
路）に要求する。（２図−３）１０とはＣｙｌｉｎｄｅ
ｒＮｏ、ＨｅａｃｌＮＯ，Ｒｅｃｏｒｄ Ｎ ＯＲｅ
ｃｏｒｄＬｅｎｇｔｈを示ず４バイトのデータであり、
Ｒｅｃｏｒｄ Ｌｅｎｇｔｈから、対象フロッピーの
セクタ長が決定できる。（第２図−４）、通常Ｏ３はそ
のＯ３で使用できるＦＤのセクタ長が決められている。
ナルコンピュータの電源を投入する。又はＲＥＳＥＴＳ
Ｗを押し下げる等の操作を行うと、ＣＰＵはリセットス
タートし、（２図−１）デフォルトのＨＷが選択される
（２図−２）、本例では装置Ａを選択している。アドレ
ス切換回路３８〜３ｇによりすべての制御回路はＡが選
択される。従って実行されるＢＩＯＳもＨＷ−へのＢＩ
ＯＳである。ＢＩＯＳは、装置１３にセットしであるＦ
ＤのＩＤの読みとりをＦＤＣ（装置８ａのＦＤＤ制御回
路）に要求する。（２図−３）１０とはＣｙｌｉｎｄｅ
ｒＮｏ、ＨｅａｃｌＮＯ，Ｒｅｃｏｒｄ Ｎ ＯＲｅ
ｃｏｒｄＬｅｎｇｔｈを示ず４バイトのデータであり、
Ｒｅｃｏｒｄ Ｌｅｎｇｔｈから、対象フロッピーの
セクタ長が決定できる。（第２図−４）、通常Ｏ３はそ
のＯ３で使用できるＦＤのセクタ長が決められている。
当実施例ではＨＷ−Ａ用のＯ５は２５６バイトまたは５
１２バイトのＦＤを、またＨＷ−Ｂ用のＯＳは５１２バ
イトまたは１０２４バイトの２種を使用できるようにな
っている。従って、セクタ長が２５６バイトであればそ
のＦＤはＨＷ−Ａ用、１０２４バイトであればＨＷ−Ｂ
用として一意に決定できる。セクタ長が５１２バイトの
時は一意に決定できないのでもう１つ別の手段が必要に
なってくる。また、これら３種以外の場合は本コンピュ
ータのＩＰＬ用ＦＤとして不適当なのでエラーメツセー
ジを出力する（２図−１０）セクタ長が２５６バイトの
時、前記説明のとおり、これはＨＷ−Ａ用のＦＤである
のでＨａ ｒｄと５ＯＦＴが一致する。依ってこのまま
処理を続行することによって（２図−５）本コンピュー
タはＨＷ−Ａのコンピュータとして立ち上がる（２図−
６）。
１２バイトのＦＤを、またＨＷ−Ｂ用のＯＳは５１２バ
イトまたは１０２４バイトの２種を使用できるようにな
っている。従って、セクタ長が２５６バイトであればそ
のＦＤはＨＷ−Ａ用、１０２４バイトであればＨＷ−Ｂ
用として一意に決定できる。セクタ長が５１２バイトの
時は一意に決定できないのでもう１つ別の手段が必要に
なってくる。また、これら３種以外の場合は本コンピュ
ータのＩＰＬ用ＦＤとして不適当なのでエラーメツセー
ジを出力する（２図−１０）セクタ長が２５６バイトの
時、前記説明のとおり、これはＨＷ−Ａ用のＦＤである
のでＨａ ｒｄと５ＯＦＴが一致する。依ってこのまま
処理を続行することによって（２図−５）本コンピュー
タはＨＷ−Ａのコンピュータとして立ち上がる（２図−
６）。
１０２４バイトの時、これは）ＩＷ−Ｂ用のＦＤである
ので本コンピュータを、）ＩＷ−Ｂに切り換える（２図
−７）これはＨＷセクレト回路１を介してアドレス切換
回路３ａ−３ｇにより各制御回路は）ＩＷ−Ｂにセレク
トされる。依ってＢＩＯＳも８１０５格納回路Ｂ（５ｂ
）内（７）ＲＯＭが実行される（２図−８）、ＲＯＭは
、Ｈａｒｄ。
ので本コンピュータを、）ＩＷ−Ｂに切り換える（２図
−７）これはＨＷセクレト回路１を介してアドレス切換
回路３ａ−３ｇにより各制御回路は）ＩＷ−Ｂにセレク
トされる。依ってＢＩＯＳも８１０５格納回路Ｂ（５ｂ
）内（７）ＲＯＭが実行される（２図−８）、ＲＯＭは
、Ｈａｒｄ。
５ＯＦＴともにＢ用のものであることが保障されている
ので通常のＢＯＯＴｆｉ理を行い、その結果として本コ
ンピュータはＨＷ−Ｂのコンピュータとして立ち上がる
５１２バイトであった場合、セクタ長だけでは判定でき
ない、ここで、ＢＯＯＴセクターを読みこむ。実施例で
は０ｃｙｌｉｎｄｅｒ、０Ｈｅａｄ、１セクタから１セ
クタ分がＢＯＯＴセクタであるとして読みこんでいる。
ので通常のＢＯＯＴｆｉ理を行い、その結果として本コ
ンピュータはＨＷ−Ｂのコンピュータとして立ち上がる
５１２バイトであった場合、セクタ長だけでは判定でき
ない、ここで、ＢＯＯＴセクターを読みこむ。実施例で
は０ｃｙｌｉｎｄｅｒ、０Ｈｅａｄ、１セクタから１セ
クタ分がＢＯＯＴセクタであるとして読みこんでいる。
（２図−ＩＩ）Ｏ５が異れば当然その内容が異る依って
、あらかじめわかっているデータ列といま読みこんだ内
容とを全部又は一部比較することによって、Ｏ５の種類
が判定できる（２図１２）、Ａ用のＯＳデータと比較し
て一致すればそれはＡ用のＯ５であり２図−５以下の処
理を行う、Ｂ用のＯ５のデータと一致すればＢ用のＯ８
であり２図−７以下の処理を行う、どちらでもなければ
当装置では使用できないのでエラーメツセージを出して
関する（２図−１３）。
、あらかじめわかっているデータ列といま読みこんだ内
容とを全部又は一部比較することによって、Ｏ５の種類
が判定できる（２図１２）、Ａ用のＯＳデータと比較し
て一致すればそれはＡ用のＯ５であり２図−５以下の処
理を行う、Ｂ用のＯ５のデータと一致すればＢ用のＯ８
であり２図−７以下の処理を行う、どちらでもなければ
当装置では使用できないのでエラーメツセージを出して
関する（２図−１３）。
また、２図−１Ｏ及び２図−１３で、エラーメツセージ
を出力して終了するのではなく、オペレータに判断をう
ながすことによって決定する等の決定方法が容易に想像
できる。
を出力して終了するのではなく、オペレータに判断をう
ながすことによって決定する等の決定方法が容易に想像
できる。
［発明の効果］
以上説明したように本発明によれば複数のハードウェア
アーキテクチャを有するパーソナルコンピュータにおい
て希望する。Ｓの格納されているＦＤを装填するだけで
システム立ち上げ時に自動的に最適なハードウェアに選
択されて立ち上げることが可能であり、既存のｏＳが利
用でき、かつ、操作性が高いとり効果がある。
アーキテクチャを有するパーソナルコンピュータにおい
て希望する。Ｓの格納されているＦＤを装填するだけで
システム立ち上げ時に自動的に最適なハードウェアに選
択されて立ち上げることが可能であり、既存のｏＳが利
用でき、かつ、操作性が高いとり効果がある。
第１図は本発明の一実施例のシステムブロック図
第２図はシステム立ち上げ時の概略流れ図１はハードウ
ェアセレクト回路 ３ａ〜３ｇはアドレス切換回路
ェアセレクト回路 ３ａ〜３ｇはアドレス切換回路
Claims (1)
- 【特許請求の範囲】 複数のアーキテクチュアと、 外部記憶装置からイニシャルプログラムをロードする手
段と、 前記外部記憶装置の情報サイズを判定する判定手段と、 前記判定手段の判定結果により複数のアーキテクチュア
の１つをセレクトする手段とを有する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP640089A JPH02186461A (ja) | 1989-01-12 | 1989-01-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP640089A JPH02186461A (ja) | 1989-01-12 | 1989-01-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186461A true JPH02186461A (ja) | 1990-07-20 |
Family
ID=11637316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP640089A Pending JPH02186461A (ja) | 1989-01-12 | 1989-01-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877017A (ja) * | 1994-09-07 | 1996-03-22 | Nec Corp | 情報処理装置 |
-
1989
- 1989-01-12 JP JP640089A patent/JPH02186461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877017A (ja) * | 1994-09-07 | 1996-03-22 | Nec Corp | 情報処理装置 |
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