JPH02177778A - 像変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は改良型像変換装置、特に光電変換素子のアレー
が像をサブ・サンプルする装置に関する。

像変換装置は技術的に周知である。例えば、米国特許第
ＲＥ３２．１３７号は１つの像変換装置を開示している
。他の像変換装置は米国特許第４，６０７，２８７号、
第４．５１７．６０３号、第４．５３，６０１号、第４
，５９５．９５４号および第４，６５２．９２８号に開
示されている。

パーソナル・コンピュータの価格が下がるにつれて、像
変換装置の計算または処理部分も減少している。同様に
、消費者電子器具のビデオ・カメラが、急増するにつれ
て、ビデオ・カメラに用いられる光電気アレー変換器の
価格も下がっている。

しかし、消費者電子器具に用いられる光電気アレー変換
器は高解度像変換には適していない。こうして、市販で
入手できる部品を使った安い像変換装置には１つの障害
があった。

本発明では、１つの像変換装置が開示されている。本装
置は撮影すべき物体を限定・支持するスライド・マウト
を備えている。レンズは物体の像を撮像平面上で焦点を
合わせる。光電気変換器のアレーは撮像平面内に置かれ
る。光電気アレー変換器は、アレー内に配列された複数
個の調和した、別個の、隔置された変換素子を含んでい
る。光電気アレー変換器は、撮像平面に平行な平面にお
いて移動可能な機械式可動マイクロ台の上に置かれる。

マイクロ台は、１つの位置からすぐ隣りの位置までの移
動が進行方向に沿う各変換素子の寸法よりも小となるよ
うに２つの方向に移動し得る。

さらに本装置は構造上の減衰や蓄音などを作らずに、後
続の各位置で光電気アレー変換器を移動・停止する回路
を具備している。各停止位置で、光電気アレー変換器は
電気信号を発生させる。各停止位置からの複数個の電気
信号は組み合わされ、物体の像の電気表示を形成する。

本発明の装置の実施例をこれから図面に関して以下に詳
しく説明する。

第１図には、本発明の装置ｌＯが示されている。

装置１０はタングステン・ハライド・ランプＩ２のよう
な光源を含んでいる。ランプ１２からの照明は、コンデ
ンデンサ１１およびフィルり１３を通ってスライド１４
に衝突する。？ライド１４は物体平面に固定して置かれ
る。スライド１４内の像はそのときレンズ１６に投射さ
れて、撮像平面に焦点を結ぶ。撮像平面には光電変換素
子１８のアレーがある。光電変換素子１８はアレーの形
に配列されている複数個の調和した、別個の、離間変換
素子を含んでいる。

各素子はその上に当る光度を表す電気信号を供給する。

好適な実施例では、光電アレー変換素子は日立社製シリ
コン集積回路の上に作られたホトダイオード、部品番号
ＨＥ９８２４３である。

光電変換素子１８は、機械的に移動し得るマイクロ台１
９の上に置かれている。マイクロ台１９は像平面内で、
レンズ１６および変換素子１８に当る光源１２からの光
に事実上垂直な方向に移動し得る。マイクロ台１９の移
動は２次元の形であり、圧電水晶素子（図示されていな
い）によって行われる。圧電水晶素子に供給される電気
信号はマイクロ台１９の移動を生じさせる。圧電水晶素
子を制御する回路はマイクロ台制御回路２０である。

光電変換アレー１８からの信号は、光電変換アレー１８
から受信を事前増幅する像デバイス回路２２にも供給さ
れる。

撮像回路２２からの事前増幅済信号は次に、アナログ・
ディジタル変換回路２４に供給されるが、同回路２４は
信号を整えてからディジタルの形に変換する。

次に信号はディジタル・バス２５に置かれる。バス２５
からの信号は、受信したデータを制御して多重送信する
カメラ制御回路２６にも供給されている。

最後に、カメラ制御回路２６からの信号はそのときディ
ジタル・インターフェース回路２８に供給されるが、同
回路２８はカメラ制御回路２６からの信号を受信すると
ともに装置ｌＯに必要な制御回路を提供する。ディジタ
ル・インターフェース回路２８は、ＩＢＭ（ＩＢＭの商
標）ＰＣ／　ＡＴのようなパーソナル・コンピュータ３
０と接続する。

第２図には、本発明の装置１０の一段と詳細なブロック
図が示されている。いろいろな電子回路の機能を、装置
１０の作動に関してこれから説明する。

像がスライド・マウン１−１４の上に置かれているとき
、光源１２が照射されて、その像は光電変換アレー１８
の上に当る。前述の通り、光電変換アレーは双軸圧電マ
イクロ台１９の上に置かれている。マイクロ台１９は圧
電回路２０にある駆動器によって移動される。

圧電回路２０は、３４ライン制御バス２５を介してカメ
ラ制御回路２６からのマイクロ台１９移動情報をデコー
ドする。マイクロ台１９を使用して、アレー１８はスラ
イド１４からの光のより小さな領域を走査するように移
動される。この結果、圧電変換器アレー１８によって得
られる解像度よりも高い解像度が得られる。これの基本
原理については後で説明する。マイクロ台１９の移動は
、最初の位置から複数個の後続位置まで不連続な段階で
行われるが、各移動は１個の像ピクセルの関数である。

第３図には、１つのそのような移動がグラフで示されて
いる。圧電変換素子１８は隔置されかつアレー状に配列
されているので、頭文字Ａで表される１つの位置で撮像
ピクセル区域が示されている。

しかし、マイクロ台１９はピクセル距離の分数の形で移
動されるので、文字Ｂで表される次の位置では、スライ
ド１４に現れる像を表す第２の像表示が発生される。第
３図に見られるように、位置Ａのビクセルとすぐ次の位
置Ｂのビクセルは重なり合う。各位置で、光電変換アレ
ー１８からの信号は事前増幅信号を発生させる撮像デバ
イス回路２２によって読み出される。各色について１個
、合計４個のチャネルが撮像デバイス・回路２２に具備
されている。

撮像デバイス回路２２からの信号は次に、アナログ回路
２４に置かれている４個のアナログ・ディジタル変換器
に供給される。各色信号の各チャネル用のアナログ・デ
ィジタル変換器が存在する。各変換器はビクセルごとに
ディジタル情報の１２ビツトを変換する。

バス２５からの信号は次に、カメラ制御回路２６および
ディジタル・インターフェース回路２８に供給される。

第４図には、ディジタル・インターフェース回路２８の
概略ブロック図が一段と詳細に示されている。ディジタ
ル・インターフェース回路２８は状態機械６０と、付属
するアドレス発生器６６を持つレジスタ・ファイル６４
と、７６８にバイト・メモリ６１と、それに伴うアドレ
ス発生器６２と、制御器６８と、後で説明する機能を持
つ機械バンク・レジスタ６７とを含んでいる。

ディジタル・インターフェース回路２８はカメラ制御回
路２６に対するイ〉′ターフエースを供給して、カメラ
の作動を制御する。カメラ制御回路２６のディジタル・
アナログ変換器は、水平帰線消去周期中に１６本のライ
ンごとに更新される。１４本のラインから自由に出る圧
電水晶素子を制御する圧電回路２０に２個のディジタル
・アナログ変換器がある。

走査の画像部分の間、ビクセル情報はカメラ制御回路２
６からディジタル・インターフェース回路２８に転送さ
れる。カメラ制御回路２６およびディジタル・インター
フェース回路２８を接続する他の信号には、黒レベル・
サンプル信号、水平および垂直同期信号、ならびに各種
クロックおよびタイミング信号が含まれている。

状態機械６０は８個のカウンタ（５０〜５７）と、タイ
ミングおよび制御回路５８とを含んでいる。状態機械６
０の機能はとりわけ、アドレス発生器に正しいアドレス
を供給し、カメラ制御回路２６から供給されたビクセル
情報を記憶することである。８個のカウンタ（５０〜５
７）の内の２個のカウンタＲＰＸ５６およびＬＣＴ５７
はアドレス発生には使用されない。これらは「リアル」
状態の情報、すなわち走査がアレー上でありかつ状態機
械６０が記憶サイクルの状態にある場合の情報をすべて
発生させるカウンタである。ＲＰＸカウンタ５６の最下
位ビットは自由運転である。水平ラインの長さは３２ビ
クセルの増分でのみ調節可能である。こうして、サイク
ルはラインが変更されるときに必ず完了する。

ＬＣＴカウンタ５７は全フレーム、２９０ラインを必ず
カウント・アウトする。ＲＰＸカウンタ５６は１３ビツ
トを必要とし、またＬＣＴカウンタ５７は９ビツトを必
要とするので、両カウンタの最上位ビットはタイミング
および制御回路に記憶されてカウンタ（５６，５７）自
体には記憶されない。

ディジタル・インターフェース回路２８の状態機械６０
にある他のカウンタ（５０〜５５）は、アドレス（カウ
ンタ５２〜５５）およびＸ、Ｙオフセット（カウンタ５
０，５１）情報を発生させる。いろいろなカウンタ（５
０〜５３．５６〜５７）に記憶される値の関係を示すグ
ラフの表示および全フレーム像は、第５図から見られる
。残りの２個のカウンタ、■カウント５４およびＪカウ
ント５５の値は、後で詳しく説明される、像をサブ・サ
ンプルする際のビクセル位置に関係する。値「短いライ
ンの長さ」（またはＸＤＥＬＡＹ）は、レジスタ・ファ
イル６４にあるレジスタの１つに記憶された値である。

Ｈ遅延カウンタ５０およびＶ遅延カウンタ５１の値もレ
ジスタ・ファイル６４に記憶されるとともに、カウンタ
５０および５１にロードされる。■遅延カウンタ５１は
垂直リセットごとにロードされる。Ｈ遅延カウンタ５０
は水平リセットごとにロードされる。

与えられたサブ・サンプルについて走査の４つの基本フ
ェーズ、すなわち８本の撮像デバイス・ラインがある。

これらには、ビデオ・リセット、ライン走査前の時間、
走査中の時間、ライン走査後の時間が含まれている。走
査が行われている場所にかかわらず、各ビクセルは水平
および垂直の両アドレスを有し、特定の各水平および垂
直アドレス中に一定の事象が起こらなければならない。

そのアドレスはＬＣＴカウンタ５７およびＲＰＸカウン
タ５６によって発生される。これらのカウンタ５６．５
７は走査が問題のライン上で行われているか否か、また
問題のビクセルが存在するか否かを決定するフラグと共
に、全回路２８のタイミングのすべてを制御する。

問題のラインの前の時間はＶ遅延カウンタ５１の値によ
って決定される。問題のラインの数は垂直カウント・カ
ウンタ５３によってカウントされる。

問題のラインの後の時間は満了したこれらの両カウンタ
５１および５３によって示される。垂直リセットによっ
てＶ遅延カウンタ５１および垂直カウント・カウンタ５
３はいずれもそれぞれの最初の状態を取り戻す。垂直カ
ウント・カウンタ５３は７から１５に進む。こうして、
単一の走査中に、本発明の装置１０は完全な像の内の小
部分のみを走査する。■遅延カウンタ５１は９ビツトで
あり、前述の通り、垂直リセットの時間中にレジスタ・
ファイル６４からのレジスタ（Ｖ遅延レジスタと呼ばれ
る）からロードされる。垂直リセットはＶＤＥＬＡＹス
ロットと呼ばれる。

ＲＰｘカウンタ５６は（ＸＤＥＬＡＹ／　３２ピクセル
＋１）本３２の満了時にリセットされ１．またはそれが
垂直リセット、問題のライン、あるいは黒レベル・セツ
ティングであるならば、　ＲＰＸカウンタ５６は１６ｍ
Ｈｚ　＝３２０ビクセルでＮカウント−５１２０カウン
トで満了する。前述の通り、ＸＤＥＬＡＹはレジスタ・
ファイル６４のレジスタの内の１個に記憶されるととも
にＨ遅延カウンタ５０にロードされる。ピクセル当り１
６カウントが存在する。各ラインの最初の２５ｎｓ　（
ナノ秒）に、数個の値がレジスタ・ファイル６４から出
力されて、状態機械６０を制御する。それが問題のライ
ンでないとき、ＸＤＥＬＡＹ値は各ＨＤＥＬＡＹスロッ
トの間にＨ遅延カウンタ５０の出力であるが、ＨＤＥＬ
ＡＹスロットはＶＤＥＬＡＹスロットの水平線に相当す
る。ＨＤＥＬＡＹスロットのすぐ後のＤＡＣスロットの
間に、関連ＤＡＣの１つに次にロードすべき値が出力さ
れる。

ＸＤＥＬＡＹはＨ遅延カウンタ５０にロードされ、それ
が満了するときラインは終る。ＸＤＥＬＡＹ値が黒レベ
ル・サンプル周期を含むように低くセットされ過ぎると
走査は無効になる。問題のラインの間、レジスタ・ファ
イル６４からのＨ遅延はＨ遅延値カウンタ５０にロード
される。Ｈ遅延カウンタ５０が満了するとき、水平カウ
ント・カウンタ５２がカウントを開始する。水平カウン
ト・カウンタ５２がカウントしている時間中、カメラか
ら受信される情報はメモリ６１に記憶される。水平カウ
ント・カウンタ５２の値はアドレスを計算するのに用い
られる。もしＨ遅延カウント・カウンタ５０が６４以上
にセットされるならば、走査は無効となる。これによっ
て、アレーにあるすべての能動素子は一度に走査されな
い。Ｈ遅延カウンタ５０の値は、ホストＰＣ３０のソフ
トウェアに、レジスタ・ファイル６４のレジスタ値を変
えることによって約１５％の範囲内でスライドの位置を
調節させる。■遅延カウント・カウンタ５１の値は他の
軸で同じことを行う。

ラインは終りのカウントで満了する。メモリに記録され
てはならない数本のラインも、状態機械６０の作動に要
する機能を達成するために完全な長さである。これらの
ラインは垂直リセットであり、この場合すべてのカウン
タはその最初の値に戻らなければならない。

問題のラインがメモリ６１に記憶されてから、走査サン
プル指標（■カウント５４およびＪカウント５５）が増
分される。■カウント５４およびＪカウント５５はサブ
・サンプル指標を含んでいる。■カウント５４は必ず増
分されるが、Ｊカウント５５はＩカウントがその最大値
に達したとき増分される。！カウント５４は次にリセッ
トされる。Ｊカウント５５がその最大値に達すると、走
査は完成する。■カウントおよびＪカウントの値は、ビ
クセルがメモリ６１に記憶されるアドレスを計算するの
に用いられ、また光電変換アレー１８を位置ぎめするマ
イクロ台１９にどんな値が送られるかを決定するのに用
いられる。■カウント・カウンタ５４およびＪカウント
・カウンタ５５は、つまり、２個のレベル・ループ・カ
ウンタである。

状態機械６０のタイミングおよび制御回路５８は、カウ
ンタ５０〜５７を調整するとともに状態機械６０を作動
させるように状態をセットする機能を持っている。回路
５８は、プログラム可能なアレー論理回路のような周知
の組合せ論理機能と、カウンタとから成っている。回路
５８は第７ａ図ないし第７ｄ図に示されている４つの機
能を果す。

第７ａ図において回路５８は下記の機能を果す：１、　
もＬ　ＲＰＸ−５１２０であるならば、ＲＰＸ５６をリ
セ・ン卜する ２、　もしＨ遅延＝０および■遅延−１０、またはＨ遅
延−０および垂直カウント−１５であるならば、ＲＰＸ
５６をリセットする ３、　もしＬＣＴ　−２８９であるならば、ＬＣＴ５７
をリセットする 第７ｂ図において回路５８は下記の機能を果す＝１、　
　モＩ、ＲＰＸ＝　４およびＬＣＴ＝１０であるならば
、Ｈ遅延５０にロードする ２、　もしＬＣＴ−０およびＲＰＸ−４であるならば、
■遅延５１にロードする ３、　もしＲＰＸ−０であるならば、水平カウント５２
をリセットする ４、　もしＬＣＴ−０であるならば、垂直カウント５３
−７をセットする ５、　もしＨ遅延−〇および水平カウント−／２５５で
あるならば、水平カウント５２を増分する６、　もし■
遅延−〇および垂直カウント＝７１５であるならば、垂
直カウント５３を増分する第７ｃ図においてもし垂直カ
ウント＝１４およびＲＰＸ−５１０４であるならば、回
路５８は下記の機能を果す： ■、　もしｌ−０３よびモード＝０であるならば、■カ
ウントおよびＪカウントをリセットする２、もしＩ−１
およびＪ＝／ｌならびにモード−１であるならば、■カ
ウントをリセットしかつＪカウントを増分する ３、　もしＩ＝３およびＪ＝／３ならびにモード＝２で
あるならば、■カウントをリセットしかつＪカウントを
増分する ４、もしＩ−７およびＪ−／７ならびにモード−３であ
るならば、■カウントをリセットしかつＪカウントを増
分する ５、　もしｌ−１０およびモード−Ｏであるならば、Ｉ
カウント５４を増分する ６、　もしＩ−／ｌおよびモード−１であるならば、■
カウント５４を増分する ７、　もし！−／３およびモード−２であるならば、Ｉ
カウント５４を増分する ８、　もしＩ−／７およびモード−３であるならば、■
カウント５４を増分する ９、もしＩ−０およびＪ−０ならびにモード−〇である
ならば、Ｊカウント５５をリセットする１０、もしＩ−
１およびＪ−１ならびにモード−１であるならば、Ｊカ
ウントをリセットする１１、もしＩ＝３およびＪ−３な
らびにモード＝２であるならば、Ｊカウント５５をリセ
ットする１２、もし！−３およびＪ−３ならびにモード
−３であるならば、Ｊカウント５５をリセットする第７
ｄ図において回路５８は下記の機能を果す＝１、　レジ
スタ・ファイル６４からのＸ遅延の値をＨ遅延カウンタ
５０にロードするが、ただしａ、　　ＲＰＸ＝　４およ
びＶ遅延−１０ならびにＬＣＴ　−１０である場合；ま
た１ｉ ｂ、　　ＲＰＸ−４および■遅延−〇ならびに垂直カウ
ント−１５である肴′合 ２、　レジスタ・ファイル６４からのＨ遅延の値をＨ遅
延カウンタ５０にロードするが、ただしａ、　　ＲＰＸ
＝４およびＶ遅延−〇ならびに垂直カウント−／１５で
ある場合 ３、　レジスタ・ファイル６４からのＶ遅延の値を■遅
延カウンタ５１にロードするが、ただしａ、　　ＲＰＸ
＝４およびＬＣＴ−０である場合４、レジスタ・ファイ
ル６４からのＩカウント＋８の値を出力レジスタ５９ａ
にロードするが、ただし ａ、　　ＲＰＸ＝　０およびＬＣＴの各画０、第１１第
２、ならびに第３　ＬＳＢ−２である場合 ５、　レジスタ・ファイル６４からのＪカウント＋１２
の値を出力レジスタ５９ｂにロードするが、ただし ａ、　　ＲＰＸ＝　ＯおよびＬＣＴの各画０、第１１第
２、ならびに第３ＬＳＢ−０である場合。

出力レジスタ５９ａおよび５９ｂは、マイクロ台１９の
移動を制御するのに用いられる圧電回路２０にあるレジ
スタである。

ディジタル・インターフェース回路２８のメモリ６１は
、論理アドレス空間の１６ビツト当りピクセル情報の１
２ビツトと共に、アドレス空間のメガバイトにわたる記
憶の７６８キロバイトを含んでいる。

より高いニブル（上ｇ５４ビット）は白では無視される
が黒を読むには０として読まれる。

状態機械６０が運転中であるとき、すなわちデータが走
査されているとき、ビクセル情報はカメラ制御回路２６
がらディジタル・インターフェース回路２８に送られて
、メモリ６１の中に置かれる。アドレスは下記の通りア
ルゴリズムに従ってアドレス発生器６２により計算され
る： 列アドレス： モード　　ＡＯＡＩ　　　Ａ２　　　Ａ３　　　Ａ４　
　　Ａ５　　　Ａ６　　　Ａ７　　　Ａ８０　　　　Ｃ
ｆ１ｄ　　ＰｘＯＰｒｌ　　Ｐｘ２　　Ｐｘ３　　Ｐｘ
４　　Ｐｘ５　　Ｐｘ６　　Ｐｘ７１　　　　Ｃｆ１ｄ
　　１０　　　ＰｘＯＰｘｌ　　Ｐｘ２　　Ｐｘ３　　
Ｐｘ４　　Ｐｘ５　　Ｐｘ６２　　　　Ｃｆ１ｄ　　１
０　　１１　　　ＰｘＯＰＸＩ　　ＰＸ２　　ＰＸ３　
　Ｐｘ４　　Ｐｘ５３　　　　Ｃｆ１ｄ　　１０　　　
ＩＩ　　　１２　　ＰｘＯＰｘｌ　　Ｐｘ２　　Ｐｘ３
　　Ｐｘ４行アドレス： ンＯンｌ　ン２ １　　　Ｐｘ７　　ＪＯライ　ライ　ライ　ＭＢＯＭＢ
Ｉ　　ＭＢ２　　ＭＢ３ンＯン１　ン２ ２　　　Ｐｘ６　　Ｐｘ７　　ＪＯＪｌ　　　ライ　ラ
イライ　１ｍ　　ＭＢＩン０　ンｌ　ン２ 可能な作動のモードは４種類ある。モード−〇のときは
、像のサブ・サンプリングはない。モード−１のときは
、各サンプル・ビクセル間に１個のサブ・サンプルがあ
る。モード−２のときは、各サンプル・ビクセル間に３
個のサブ・サンプルがある。モード−３のときは、各サ
ンプル・ビクセル間に７個のサブ・サンプルがある。

アドレス発生回路６２は３個のプログラム・アレー論理
回路（ＰＡＬ）から成っている。ＰＡＬをプログラムす
るプログラムのリストは付録Ａに示されている。

前述の通り、像が光電置換アレー１８から走査されてい
るとき、それはメモリ６１の中に入れられる。

光電変換アレー１８からのデータは、受信順にメモリ６
１の中に入れられる。しかし、順次受信されたデータは
、隣接するデータ間のサブ・サンプル・データのアドレ
スが連続するように隣接データ間にギャップを与えるア
ドレスと共にメモリ６１に記憶される。こうして、各光
電変換素子１８は、像の一部をサブ・サンプルして、各
素子は長い距離を走行するので、メモリ６１に記憶され
る順序はすぐ隣りの連続した素子とはならない。記憶さ
れる像は、Ｐｉ＋Ｊ％　Ｐｌ＋ｎ＋Ｊｑ　Ｐｉｅ！ｎ＋
Ｊｘ　Ｐｉ＋ｎ＋ｊ・・・という形式の一連のビクセル
である。同様に、メモリ６１の各列に、その形式の情報
が記憶される。これは第６図に示されているが、この場
合！１走査のメモリ６１に記憶される情報は光電変換素
子１８によって検出されるような像の第１１第５、第９
、第１３、・・・ビクセルを含んでいる。これはビクセ
ル間に３個のサブ・サンプルが存在するモード−２で作
動している本発明の装置ｌＯを示している。

しかし、ホスト・プロセッサすなわちパーソナル・フン
ピユータから見ると、ビクセルはまるで連続してすぐ隣
り合うように読み出されなければならない。こうして、
ＰＡＬの機能は、メモリ６１からのアドレスの順序がす
ぐ連続して隣り合うビクセルすなわちＰ　Ｉ＋Ｉ＋　Ｐ
Ｌ＋８．Ｐｌ＋３・・・となるようにビクセル情報を記
憶する正しいアドレスを作ることである。

本発明の特徴の１つは、マイクロ台１９が１つの位置か
ら次の位置まで移動されて、光電変換アレー１８が走査
されるときに停止されることである。

マイクロ台１９を移動および停止する電子回路が第８図
に示されている。バス２５からの信号はデコード論理回
路７２に供給される。デコード論理回路７２からの位置
信号は、Ｘディジタル・アナログ変換器７４およびＹデ
ィジタル・アナログ変換器７６に加わる。各ディジタル
・アナログ変換器ハおよび７６からのアナログ信号は次
に、制動回路７８ならびに８０にそれぞれ供給される。

制動回路７８および８０がらの出力は２軸式のマイクロ
台Ｉ９に供給される。

第９図１コは、制動回路７８が一段と詳しく示されてい
る。制動回路８０は制動回路７８と全く同一である。

ディジタル・アナログ変換器７４のアナログ出力信号が
受信される。ディジタル・アナログ変換器７４の出力、
最終の固定位置に向って移動する階段状の信号によく似
た信号である。信号は、それから派生する信号を作る微
分器８２に供給される。この信号の派生物は階段の角の
点でスパイクを作る。

微分器８２からの信号は絶対値回路８４に供給される。

この信号の絶対値は次に、サンプル・ホールド回路８８
用のクロックを作るワン・ショット信号回路８６に供給
される。サンプル・ホールド回路８８は、ディジタル・
アナログ変換器７４の出力をも供給される。ディジタル
・アナログ変換器７４の出力とサンプル・ホールド回路
８８の出力との和は、マイクロ台１９に対する出力信号
である。

第１０Ａ図および第１０Ｂ図には、前述の移動および制
動回路７８が回路図の形で示されている。ディジタル・
アナログ変換器７４は出力信号を作るが、その電流は電
流・電圧変換！＃９２によつて電圧に変換される。電圧
信号９２はインバータ９４によって反転される。インバ
ータ９４からの信号は、すべて前述のようなサンプル・
ホールド回路８８、微分器８２などに供給される。

移動および停止回路７４ならびに７８の原理は下記のよ
うに理解することができる： もしクレーンが荷重を有し、かつ荷重を点Ａから点Ｂま
で移動したいと思うが、それが点Ｂに達するとき揺れな
いようにするには、荷重を最初点ＡからＡとＢとの中間
点まで移動すればよい。次に荷重の揺れが最大の高さま
で揺れるのを待ち、それから道の残りをＢまで移動させ
る。揺れ戻しはエネルギーを前方に打ち消して、重量は
点Ｂで静止する。このモデルの想定は、クレーンが無限
速度で移動し得ることである。

圧電変換器アレー１８を移動する圧電マイクロ台１９で
は、それがほぼ当てはまる。決定しなければならない２
つのパラメータがある。これらは経験上決定される。第
１パラメータは、駆動される装置の共振周波数またはセ
ンサ１８の大きさである。

これはマイクロ台１９の１．に置かれたセンサ１８を移
動して、次にセンサ１８の共振周波数をオシロスコープ
で検出することによって決定される。ワン・ショット８
６は、センサ１８の共振周波数の半分に等しいかそれよ
りも大きい信号を発生させる。

第２パラメータはセンサ１８の弾力性であり、すなわち
センサ１８が共振周波数でどのくらい移動するかである
。このパラメータは、センサ１８を移動し、次にオシロ
スコープ上の観察によってばねの量を測定することによ
って測定される。マイクロ台１９は粘性流体を通して制
動されるおもりのような働きをし、つまり所望の効果を
得るには余分な電流を必要とするが、ワン・ショットの
時間パラメータは電位差計を回転させかつオシロスコー
プ上に出力を見ることによって調節することができる。

こうして、制動回路７８は量Ｘ（普通は隣接するサブ・
サンプル・ビクセル間の距離の半分より大きい）だけマ
イクロ台１９を移動するので、センサ１８のＸ子弾力性
はセンサ１８を隣接するサブ・サンプルの所望位置にも
って来る。マイクロ台１９はセンサ１８の共振周波数に
等しいかそれよりも大きい速度で移動され、すなわちマ
イクロ台１９はセンサ１８が隣接するサブ・サンプルの
位置に達したときに移動される。センサ１８が共振のピ
ーク時にある時間におけるマイクロ台１９の移動は、セ
ンサ１８の逆揺れを打ち消す。

これまでに開示され！二回路はセンサ１８の１次共振を
打ち消す。より高い調波の共振信号を除去するには、１
次共振信号を除去するのと同じやり方で除去する追加の
時間遅延信号を使用することがある。

前述の通り、本発明の装置１０の１つの面は、２５６Ｘ
　２５Ｏｒピクセル」の程度の解像度を有する光電アレ
ー変換素子を使用するその能力であり、各「ビクセル」
は白、黄、青および緑の各色に敏感な４個の感光セルか
ら成っている。１１１ｉのセルからすぐ隣りのセルまで
距離が１個の像ピクセルより小さくなるように光電変換
アレー１８を上に乗せているマイクロ台１９を機械的に
移動することによって、光電変換アレー１８により作ら
れる電子像の解像度が増加される。隣接セルからの情報
の重複は、像平面にある究極の物体の解像度を減少させ
る。しかし、もし少なくとも２０４８Ｘ　２０４８ビク
セルの程度の解像度を持つことがある写真フィルム媒体
を使って始めるならば、物体の解像度は極めて高くなる
。こうして、物体の解像度は撮像平面内で像ビクセルが
重なるとき犠牲にされるが、それにもかかわらず、この
方法を用いることによって撮像平面に作られる電子像の
解像度は使用される変換素子１８の解像度よりも大きく
することができる。解像度を減少することによって、像
現場当りの光子の数は増加するが、光子の位置精度は減
少する。像現場当りの光子の数と変換素子１８の位置精
度との積は、変換素子から得られる情報の真の尺度であ
る。こうして、高精度のマイクロ台運動１９を有するこ
とにより、まＩ；重なり合う隣接ビクセルを持つことに
よって、撮像平面で感知される電子像は使用される感知
変換素子よりも高い解像度を得ることができる。

各セルの像は重なるので、像セル内の情報のすベてはそ
のセルに含まれない。原理的には、セルにある情報の若
干は他のセルのすべてに含まれている。しかし、特定の
各セルでの情報を定めるために他のセルから回復される
必要がある情報の量に対して実際的な制限がある。他の
セルから情報を回復するのに用いられる方法は側知のた
たみ込みアルゴリズムであり、この場合各セルに含まれ
る情報は下記に等しい。

ただしａｌｊはすべてのｔ＋Ｊについて正であり、かつ −ｎ　　　　−ａｔ Ｎおよびｍは核サイズ（ｎＸｍ）に等しい任意な数であ
る。すべての実用目的で、７×７が十分な核サイズであ
る。この計算はディジタル信号プロセッサ（ＤＳＰ）３
１で行なうことができたり、ホスト・コンピュータ３０
で行なうことができる。

上記から分かると思うが、本発明の装置ｌＯは高解像度
の撮像を達成する低解像度、低価格の、光電アレー変換
器の使用を予見している。さらに、新しいすべての電子
移動・制動回路が開示されている。

【図面の簡単な説明】

第１図は本発明の装置によって変換された電気信号を在
来形のパーソナル・コンピュータに供給する本発明の装
置の概要ブロック図、第２図は本発明の装置の詳細な概
略ブロック図、第３図は第１位置からすぐ隣りの位置ま
で移動される光電アレー変換素子と共にマイクロ台の移
動を示す概略平面図、第４図は本発明の装置のディジタ
ル・インターフェース回路部分のブロック回路図、第５
図は第４図に示されたカウンタに記憶されるいろいろな
パラメータを示す像の完全フレームの概略図、第６図は
光電アレー変換器が１つの位置にある間に、光電アレー
変換器から走査されるサブ・サンプル素子の位置を示す
概略図、第７（ａ−ｄ）図は第４図に示されたディジタ
ル・インターフェース回路のタイミングおよび制御回路
部分の機能を示す概略ブロック図、第８図は本発明の装
置の移動および停止回路部分のブロック図、第９図は第
８図に示された回路の一部の詳細なブロック図、第１０
Ａ図および第１０Ｂ図は第９図にブロックの形で示され
た回路の概略回路図である。 符号の説明： １０−像変換装置；１２−光源；１４−スライド；１６
−レンズ；１８−光電変換素子；１９−マイクロ台；２
０−圧電回路（カード）；２２−撮像デバイス回路（カ
ード）；２４−４チヤネル・アナログ回路（カード）；
２６−カメラ制御回路（！り；２８−ディジタル・イン
ターフェース回路（カード）；３０−パーソナルコンピ
ュータ：３２−スライド制御器；６０−状態機械 。図面の浄書（内容に変更なし） 特許出願代理人 弁理士　　山　　崎　　行　　造 七−Ｆ′２ ＦＩＧ。 ＦＩＧ。 Ａ ＦＩＧ。 Ｃ ＦＩＧ。 Ｄ ＦＩＧ。 ＦＩＧ。

Claims (6)

【特許請求の範囲】
1. （１）像平面において撮像すべき固定物体を支持する物
   体平面を形成する装置と、 前記像平面の上に前記物体の像の焦点を合せるレンズ装
   置と、 第１解像度を有し、かつ前記像平面の上に光度を表す電
   気信号を供給するように前記像平面内にアレー状に配列
   された複数個の調和した、別個の、隔置された変換素子
   を含む光電アレー変換装置と、 前記像平面にある前記光電アレー変換装置を前記像平面
   に平行な面内にある２個の軸線方向に第１位置から複数
   個の後続位置まで機械的に移動させる装置であって、１
   つの位置からすぐ隣りの位置までの距離が前記移動の方
   向に沿う変換素子の寸法よりも小さい移動装置と、 前記各後続位置で前記光電アレー変換装置を移動・停止
   させる装置と、 前記各後続位置で前記光電アレーの各変換素子から電気
   信号を発生させる装置と、 前記第１解像度より大きな第２解像度を持つ前記物体の
   像の電気的表示を作るように、前記各後続位置からの前
   記電気信号を組み合せる装置とを含む像変換装置。
2. （２）前記組合せ装置は前記電気信号のコンボリューシ
   ョン（たたみ込み）を形成する装置であることを特徴と
   する請求項１記載の装置。
3. （３）前記移動・停止装置はさらに、 前記光電アレー変換装置を１つの位置から中間の位置へ
   、つまり、すぐ隣りの次の位置までの距離のほぼ半分だ
   け移動させる装置と、 前記第１信号を受信して該信号の第１派生物である第２
   信号を発生する装置と、 前記第２信号を受信して該信号の絶対値である第３信号
   を発生する装置と、 前記第３信号を受信して、前記第１信号の速度のほぼ半
   分の時定数を持つワン・ショット・クロック信号である
   第４信号を発生させる装置と、 前記第４信号および前記第１信号を受信して、そこから
   第５信号を発生させるサンプル・ホールド装置と、 前記第１および第５信号を組み合せて、前記光電アレー
   変換装置の移動を制御する出力信号を作る装置とを含む ことを特徴とする請求項１記載の装置。
4. （４）前記組合せ装置はさらに、 各後続位置からの各電気信号を信号発生の順序に記憶す
   るメモリ・アレー装置と、 記憶された順序と異なる順序で前記メモリ・アレー装置
   から信号を読み出す装置であって、前記読出しの順序が
   前記物体の像の前記電気的表示を表す前記読出し装置と
   を含む ことを特徴とする請求項１記載の装置。
5. （５）前記メモリ・アレー装置の各行に記憶される前記
   順序は事実上Ｐ＿ｉ＿■＿ｊ、Ｐ＿ｉ＿＋＿ｎ＿■＿ｊ
   ，Ｐ＿ｉ＿２ｎ＿■＿ｊ，・・・であり、また前記メモ
   リ・アレー装置の各列に記憶される順序はＰ＿ｉ＿■＿
   ｊ、Ｐ＿ｉ＿■＿ｊ＿＋＿ｎ、Ｐ＿ｉ＿■＿ｊ＿＋＿２
   ｎ、・・・であり、ただしｎ＞１ ｉは光電アレー変換装置のｘ位置であり、 ｊは光電アレー変換装置のｙ位置である、 ことを特徴とする請求項４記載の装置。
6. （６）前記メモリ・アレー装置から読み出される前記順
   序は下記の順、すなわち Ｐ＿１＿１、Ｐ＿１＿２、Ｐ＿１＿３・・・Ｐ＿２＿１
   、Ｐ＿２＿２、Ｐ＿２＿３・・・であることを特徴とす
   る請求項５記載の装置。