JPH02177060A - ダビング用記録／再生システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記録／再生装置に関し、特に適当な媒体上に
音楽を記録（これのみに限定されない）するための高速
ダビング装置に関する。

〔従来の技術〕

本発明は、多くの用途を有する。しかしながら、説明の
都合上、以下の説明ではオーディオテープカセットの製
造について述べる。しかしながら、本発明はほとんどの
記録された情報のダビングに使用できると解すべきであ
る。例えば、多くの物、例えば本、Ｘ線像、グラフィッ
ク、データベース情報等の記録メディアとして広範に使
用されてきているコンパクトディスクのダビングにも好
ましい。情報はどんな種類の媒体にも、例えばテープ、
フィルム、コンパクトディスクまたは同等品にダビング
できる。更に、このダビング装置は、コンピュータに選
択できる適当な形態の情報を記録するにも使用できる。

例えば、審理に出かける弁護士が準備書面、裁定申請書
、証拠等の情報を記録しておき、次にコンピュータにア
ドレスをタイピングすると公判中にこれらを呼び出すこ
とができる。従って、次の明細書の説明で「オージオ用
カセットテープ」と称すものは、これらのソース、プロ
グラムマテリアルおよび記憶媒体のすべてをカバーする
よう広義に解釈すべきである。

特に本発明は記録されたマテリアルの高速ダビングに関
する。このような記録されるマテリアルとしては、高速
かつ多量に製造できる音楽、音、コンピュータソフトウ
ェアがある。本発明のシステムにより記録される製品例
としては、小売りのレコードショップで販売するため提
供されている音楽用カセットテープ上に記録されるアル
バムがある。これらテープは、消費者の要求に合わせる
ため極めて多量に製造しなければならない。

〔発明が解決しようとする課題〕

製造上の問題は、カセットテープがカセットシェル内に
ある時にカセットテープは信頼性の高い状態で高速で走
行できないという点である。

従って、カセットシェル内に入れる前に磁気テープに記
録することが一般に行なわれている。

この理由およびその他の理由からカセット用テープは、
２０〜３０のカセットを充分に満すことができる「パン
ケーキ」と呼ばれる大きなテープリールとして製造販売
されている。従って、ソースマテリアルの多くのコピー
はこのパンケーキに記録されている。

カセット記録用のほとんどのシステムは、次次に回転す
るようにエンドレスルーズ状のマスターテープを使用し
ており、マスターテープは通常アナログ状に記録された
オリジナルのプログラムマテリアルの長さごとにループ
まわシに１回巻かれている。このループがからまったシ
、切れたシするのを防止するため、一般にループは保持
ビンに巻かれており、ループの一端がビンから出て、再
生ヘッドを通過し、次にビンへ戻るようになっている。

これらビンシステムの問題点は、テープがからまったり
、切れｌ）、−日に何百回もループまわりを移動すると
いうことだけで摩耗することである。従って、マスター
テープのループは、酸化物が再生ヘッドにより掻き落さ
れることによる信号劣化を防止する喪め一日に何回も交
換しなければならない。

システムは、−日に最大量の製品を製造するため無限に
高速で走行することが理想的である。

しかしながら、再生ヘッドを高速で横断するテープは、
エアーギャップを発生し、テープとヘッドとの間の空気
クツション上に載る性質があるので速度は限られている
。

このエアーギャップの問題を解決する一つの解決法は、
テープを圧縮空気で再生ヘッドに押圧する精巧なシステ
ムを使用することである。

不幸にもこのシステムによりテープに作用する発生圧力
は、再生中により多くの酸化物をテープから掻き落すの
で低速走行時に交換しＣいたよシもよシ頻繁にテープル
ーズの交換しなければならない。

異なるダビング速度で異なる仕事を処理しなければなら
ないときマスターテープの等速性が問題となる。すなわ
ち、スレープレコー／を３２：１（リアルタイムの３２
倍）で回転しなければならない場合、マスターテープは
一つのテープ速度て記録しなければならない。レコーダ
が６４＝１で走行しなければならない場合、別のマスタ
ーテープが必要で６り、８０：１の場合も別のマスター
テープが必要で、１２８１の場合も更に別のマスターテ
ープが必要である。

この例では、４つの異なる装置が必要となるか、ダビン
グ速度を変える六びにかなシのセットアツプ時間が必要
となることを意味する。１２８：１ではエアーギャップ
すなわちエアークツションの問題が起きるので、マスタ
ーテープをかかる高速度で走行しなければならない場合
、従来のダビング装置は、かなり不安定となる。

従って、本発明の目的は新規でかつ改良されたダビング
装置を提供することにあり、これに関連して、本発明の
目的は、上記欠点を解決した磁気テープダビング装置、
特に長寿命のマスターテープを提供する装置を提供する
ことにめる。

本発明の別の目的は、複製（ダビング）テープ金作成す
るたびにマスターテープが記録ヘッドを通過すること金
不要にすることにある。

本発明の更に別の目的は、忠実度の優れたダビングされ
たテープを提供することにある。この目的は、ダビング
速度を変えるときこれまで生じていた問題を解消するこ
とにある。

〔課りｋ解決するための手段および作用〕本発明の一態
様によれば、これら目的および同等な目的はライブラリ
ーマスク記録マテリアルを永久的に記録するようビデオ
カセツ）！マスターテープとして使用するシステムによ
り達成される。ここでは、高速テープドライブを使用し
てビデオカセットのテープからライブラリーマスターを
読み出し、電子メモリへ書込む。

ライブラリーマスターに記録されたマテリアルが、電子
メモリーに書込まれると、装置からビデオカセットを取
り出し、その後、装置は電子メモリから直接記録を行い
、適当な数のダビングレコードを作成する。

記録されたライブラリーマスターマテリアルのダビング
に電子メモリが使用されているので、からまったり、切
れたり、摩耗するテープループもない。このような電子
メモリの使用は、マスターテープリーダーでの高速テー
プ速度に関連したエアーギャップの問題も解消する。ダ
ビングされたテープは、高速で記録ヘッドｆ：１回通過
するだけであるので、テープの裏面にかかる空気圧によ
りわずかに生じる摩耗は問題を発生しない。すべての音
楽情報が電子メモリから再生されるのでマスターテープ
の等連化は問題とならない。実際に、電子メモリ内に記
録された再生マスク材料は、ダビング速度が１６：１（
リアルタイムの１６倍）または１２８Ｍまたは他の比で
も全く同じ品質となる。このことは、ダビング速度はマ
スターテープが元々どのように記録されているかとは関
係なく記録されているスレーブカセットの速度の能力の
みにより限定されることを意味する。従って、将来高速
の記録スレーブカセットが使用される場合、マスターテ
ープの再マスター化すなわち再記録をすることなくダビ
ング記録が可能となる。

−旦ビデオカセット上にライブラリーマスターテープを
作成すると、このマスターテープは将来の使用のためほ
とんど無限に記録できる。

このライブラリーマスターテープは、すべての重要な装
置のパラメータも記録するので、手間のかかるオペレー
タのセットアツプを必要とすることなく棚からライブラ
リーマスターテープ會引出し、これを再走行させてダビ
ングテープを作成できる。

米国特許第４，５５５．５５８　　（白木外〕は、ディ
スク上に記録されるデジタル信号にアナログマスターテ
ープを変換するシステムを開示している。

これらディスクは次にスレーブ記録装置にロードされ、
スレーブ記録装置は、カセットテープに再生する。この
特許のシステムの利点は、現在のディスク技術では高速
、例えば８０：１および１２８　：　１で作動できない
低媒体ダビング速度でしか製造できないことを除けばほ
とんど速度と独立していることでオシ、一方主要な欠点
は、常に摩耗する可動部品を備えた装置を使用している
ことでおる。

米国特許第４，４１０，９１７号にニードール外）は、
文書保管のため取外可能な媒体にマスターライブラリー
マテリアルを記録するための手段はない。このことは、
品質を維持するため実際のダビング速度よりも低速で走
行すべきと考えられる仕事のたびにオリジナルのマスタ
ーアナログテープをメモリに予め記録しなければならな
いことを意味する。このようなプリレコーディング法は
、長時間かかシ、一貫性のない結果が生じる傾向がある
。この特許も、データ圧縮技術を使用しておシ、この技
術はあるタイプのカセットテープでは使用できないこと
がある。他のテープ技術を用いると、この圧縮技術は、
カセットテープに記録できるオージオ信号の質を限定す
る可能性がある。

本発明のシステムは理想的と考えられる。その理由は、
ライブラリーマスタービデオカセットを製造ラインユニ
ットにロードした後、信号の劣化またオペレータの介入
なしに不定時間にわ九って何度もスレーブテープをダビ
ングできるからである。

本発明の別の利点は、ライブラリーマスターテープのロ
ード時間が極めて高速であることであシ、このためにン
ーステーブを頻繁に変える製造ラインは、２分以内に新
しい４８分ソーステープをロードできる。実際に２イブ
ラリ−のマスターテープは従来の同じようなタイプの装
置で使用されていたリール対リール式のマスターテープ
をオペレータがつなぎ合わせていたよりも高速でビデオ
カセットからライブラリーマスターテープを読み出しで
きる。

本発明のシステムは、データ圧縮を使用しないので、ダ
ビングテープは可能な最高の質を有する。また本発明は
オーバサンプル出力コンバータを使用するので、装置の
速度は完全に独立したパラメータとできるので、ダビン
グ速度を随意変更できる。

以下添附図面を参照して本発明の好ましい実施態様につ
いて説明する。

本発明のシステムは、はとんどの目的のため、特に本書
に説明した目的のため２つの装置に分割できる。一つの
装置は、プログラムソースマテリアルをライブラリーマ
スターテープフォーマットにトランスレートするのに使
用されるもので、他方の装置はマスターテープからテー
プをダビングするのに使用されるものである。しかしな
がら、必ずしも一つの装置だけでは２つの機能を奏する
ことはできないということにはならない。これとは逆に
、小売シのレコード店にあるような小規模の用途では、
一つの装置が好ましい。

ライブラリーマスターレコード（第１図）を作成するた
めのプログラムソーストランスレート用ユニット（第１
図）は、アナログソース（マイクロフォン、テープマシ
ン、フォノグ之）等）または標準デジタルインターフェ
ースソース（デジタルテープ、コンパクトディスクまた
はＤＡＴ　）のいずれからの信号を受入れできる。本発
明のシステムの大きな利点は、デジタル−アナログ変換
された信号を再びデジタル信号に変換することなくコン
パクトディスク作成用デジタルテープまたはコンパクト
ディスク自体ｔ−マテリアルのソースとして直接変換で
きることである。

このため、ダビングされカセットは、本発明によらない
場合必要となる各種の変換により生じる音の劣化を起す
ことなくオリジナルデジタルソーステープから直接記録
された場合と同じ高品質を有する。このシステムの他の
手分（Ｍ口ＩＭ）ハ、スレーブテープのダビングレコー
ドを作成するのに使用される制御回路である。このユニ
ットは、現在のレコーディングユニットと直接置換でき
るので、現行のスレーブテープドライブユニットは引き
続き使用できる。

このシステムは、２つの装置に分割でき、安価なマスタ
リングユニットで複雑なアナログ−デジタルまたはデジ
タル−アナログ変換を行うことができるので製造ライン
二ニットのコストを大幅に下げることができる。また、
マスタリング法は、いくらか時間を要するので、マスク
リングを行うのに貴Ｉｉ表スレーブレコーダの全製造ラ
インとタイアップさせないことが有利でらる。

第１〜１０図は、まず電子メモリに記憶し、次にこのメ
モリからライブラリーマスターテープへ記憶されるフォ
ーマットへとアナログソースまたはデジタルソースマテ
リアルを変換することにより、ライブラリーマスターテ
ープを作成するのに使用されるマスタリング装置を示す
。

第１１〜１８図は、ライブフリーマスターテープから電
子メモリへと読み出しをし、次に記録されたデータをデ
ジタル−アナログコンバータを通して一つ以上のスレー
ブ記録装置へ高速で書き込む複製ユニットを示す。

第１図は、マスタリング装置の全ブロック図を示す、こ
のマスタリング装置はアナログーデジタルコンバータ３
４と、デシタルト２／スレータ４０とを備え、両者のい
ずれかを選択するスイッチ４１により選択されたいずれ
かの信号ソースを含む。オペレータは、これらまたその
他の各種のタイプのソースマテリアルのウチカら選択し
、デジタルかまたはアナログタイプの信号ソースを表示
するようにスイッチ４１を制御する０次にオペレータは
、パネルおよび制御コンピュータ３０にある始動ボタン
（図示せず）を押す。

アナログソースを使用すべき場合、制御コンピュータ３
０はアナログソーストランスポート３２をスタートシ、
レコードをソースとする。

次に７ナログーデジタルコンバータを通してアナログ信
号が送られる。ソースチャンネルごとにかかるコンバー
タが一つ設けられている。アナログ−デジタルコンバー
タ３４から出される情報は、パラレル２進データフオー
マツトであシ、このフォーマットは一時的データブロッ
ク記憶回路３６を形成する電子メモリに記憶されるよう
送られる。

デジタルソースを使用する場合、制御コンピュータはデ
ジタルソーストランスポート３８をスタートし、再度レ
コードをソースとする。次にデジタルトランスレータ４
０にはシリアルなフオームのデジタル情報が入る。この
デジタルトランスレータ４０はシリアルなデジタル情報
を２組のパラレルな２進データに変換する。

つの組は、ダビングレコードの左側チャンネルで、他方
は右側チャンネルである。次にこのパラレルな情報は、
−時データブロック記憶回路３６内の電子メモリへ入る
。

アナログソースまたはデジタルソースのいずれかで始ま
るかとは無関係にデータは、制御コンピュータ５０によ
り選択されたアドレスにて電子メモリ内に記憶される。

またアナログデータまたはデジタルデータのいずれかで
始まるかとは無関係に、全選択に必要なすべてのデータ
の全ブロックがライブラリーマスターテープ上の記録さ
れる準備が完了するまでこれらデータは記憶される。

データのブロックが送出レディーとなると、制御コンピ
ュータ５０はライブラリーマスタテープドライブトラン
スポートをスタートし、データハパラレルデータバス４
２を通してテープドライブ４４へ送られる。このテープ
ドライブは、オプショ７としてＳ　ＣＳ　Ｉ　（Ｓｍａ
ｌｌ　ｃｏｍｐｕｔｅｒＳｙｓｔｅｍｓ　Ｉｎｔｅｒｆ
ａｃｅ）　ノハスを使用できる。この場合、データは、
標準５Ｃ８Ｉパラレルデータフオーマツトで送られる。

このプロセスは、ソースマテリアルのすべてが回路３６
中の電子メモリからレコーダ４４へ送られるまで続く。

次にオペレータが停止ボタ／を押すと、制御コンピュー
タ３０は、ライブラリーマスターテープドライブからテ
ープを放出する。好ましい実施態様では、このマスタテ
ープドライブデバイスはビデオカセット記録手段である
。

第２図は、第１図のマスタリング装置で使用される電子
バッファメモリすなわち一時データブロック記憶回路５
６の詳細を示す。データは、バス４８を通してバッファ
記憶回路内のデータ記憶コントローラ４７へ入る。この
データは、パラレル２進データでらシ、このデータは、
アナログ−デジタルコンバータ５４またはデータトラン
スレータ４０のいずれかから送られる。

トランスレータ４０またはコンバータ３４から送られる
データの各リードは、記憶アドレスと共にコントローラ
４７からメモリアレイ５０へ送られる。

メモリアレイ５０が全データブロックを受けた後、制御
コンピュータ３０はバス５２を介してテープドライブに
制御コードを書き込む。次にテープドライブは、　ＲＥ
Ｑワイヤ５５を通してデータ伝送用リクエストをリター
ンし、データ記憶コントローラ４７からのデータのフロ
ーをスタートさせる。これに応答し、ワイヤ４９を通し
てメモリアレイ５０にアドレスが送られる。

このロケーションでのデータはデータリターンライン５
６　、５８ａ　、　５８ｂを通して読み出され、テープ
ドライブに使用されているインターフェースのタイプに
応じてパラレルデータまたは８Ｃ８Ｉデータパケットと
してテープドライブへ送出される。ソース５２または３
８からバス４８を通して到来するデータは、オペレータ
が停止コマンドを出すまで到来を停止しない。しかしな
がら、テープドライブは、入って来るソースマテリアル
よシも高速で書込みできるのでテープドライブは自動的
にスタートされ、中断なくかかるマテリアルの記録を停
止される。

第５図は、メモリアレイ５０へのデータの入出力移動を
制御するためのデータ記憶コントローラ４７の拡大図で
おる。オペレータがスタート命令を出すと、制御コンピ
ュータ５０（第１図）は入力ベースアドレス発生器６０
内の記憶ベースアドレスをセットする。入力リクエスト
（ｒＲ，ＥＱＪ）ライン６２上の信号は、データ入力ラ
インでデータが利用可能なことを表示する。次にデータ
ワードが入力ラッチ回路６４で一つずつラッチされる。

このように各データワードがラッチされるとき、入力ア
ドレス発生器６０によりアドレスが発生される。このア
ドレスは、データおよび書き込み命令と共にバス６３，
６５．７０を通して電子メモリアレイ５０へ送られる。

書き込みステップがなされた後、アドレスがインクリメ
ントされ、確認１−ＡＣＫＪ信号がライン６６上で戻さ
れ、次のデータワードが受は入れ可能であることをソー
ストランスレータ３４または４０（第１図）に知らせる
。次にデータリードの次の組が入力ラッチ６４内にラッ
チされる。

制御プロセッサ６８は、メモリアレイ５０にデータのブ
ロックが記憶されるときを見ている。

データの全ブロックがレディーとなるとき、制御プロセ
ッサ６８は、テープ制御バス５２を通してテープドライ
ブに書き込み命令を出す。次にこの制御プロセッサ６８
はそのときのデータブロックの開始時に出力アドレス発
生器６９内のベースアドレスをセットする。テープドラ
イブは出力几ＥＱコントローラ６７を使用して記憶コン
トローラ６８からワードごとにデータをリクエストする
ヶデータワードがリクエストされると、出力アドレス発
生器６９はバス７１を通して電子メモリアレイ５０にア
ドレスおよび読み出し命令を送る。アドレスにより表示
されたメモリアレイ５０内のロケーションにあるデータ
は次にバス７３を通して出力データラッチ７２にラッチ
される。

次に記憶制御プロセッサ６８は、ＡＣＫ９イン７４をパ
ルス化し１次に利用できるデータがレディーになったこ
とをテ・−ブトライブに知らせる。全テープブロックに
書き込みがなされると、記憶制御プロセッサ６８はテー
プドライブを停止し、次の全ブロックがメモリへの書き
込みに対してレディーとなるまで時期する。オペレータ
が停止命令を出すまでこのプロセスが続く。

第４図は、マスタリングまたはダビング装置のいずれか
で使用できる好ましい電子メモリアレイ５０を示す。メ
モリチップ（例えば７６）の各々は入力端を有し１．こ
の入力端のすべては、バス６５，６５．書き込み命令を
運ぶバス６５により並列に接続されている。同様に各メ
モリチップは出力端を有し、これら出力端のすべてはバ
ス７３により並列接続されている。全アレイハ共通アド
レスバス７０によりアドレス指定される。共通バス７１
上で読み出し命令が与えられる。

従って、電子メモリアレイ５０は、メモリチップ７６の
大きな単一アレイでアシ、チップの各々は百方ビットの
情報（１メがビットチップ）マタハ、オプションとして
４百万ビツトの情報（４メがビットチップ）を記憶する
ほど大きいことが好ましい。これらチップは、東芝、三
層、沖電気等の多くの会社により製造されている。

本発明のチップは、２５６〜５１２のチップ７６に置き
換わる約５２〜６４メがバイトのメモリを含むことにな
ろう。これらチップは、アドレスバス７０上にアドレス
が生じるとき、選択される各種メモリエリアにより組織
される。バス６５を通して譬き込み命令が出されると、
アドレスバス７０上のアドレスにより選択されたチップ
は、入力データバス６５上に存在する情報を記憶する。

バス７１を通して読み出し命令が出さレルト、アドレス
バス７０上のアドレスによりチツプ７６が選択され、こ
のアドレス上に記憶された情報が検索され・０れを出力
デー′バ３７３に与えられる。

ｆＪＳ図は、ライブラリー記録装置すなわちテープドラ
イブ７８に接続される制御バスを示す。

このテープドライブは、ビデオカセットにマスターレコ
ードを作成するためのテープドライブとして説明するも
のとする。しかしながら、このテープドライブは、オー
ディオカセット作成用テープドライブとしても良好であ
る。かかるビデオテープドライブは、ハネウェル社によ
り製造されており、ｒＶＬＤｓＪ（極大規模データ記憶
装置）とし２て知られている。このテープドライブは、
極めて高速のデータ転送レートを受は入れるので使用さ
れる。このことは、ダビングラインオーディオデータの
高速ローディングに不可欠である。このユニットは、ハ
ネウェル専売品のパラレルデータインターフェースｔり
ｈオプションとしてＳＣ８Ｉインターフニースト共に購
入できる。好ましい実施態様は、ＳＣ８Ｉポートを使用
している。

記憶制御プロセッサ６８（第３図）は、スタート、停止
、記録、再生、サーチ、巻き戻し等のファンクション命
令をするようテープ命令バス５２を介してテープトラン
スポートを制御できる。書き込み命令が出された後、ド
ライブは、記憶コントローラ４７からのデータをリクエ
ストする。次にデータは、５ＣＩ８ボー）８０またはパ
ラレルインターフェース８２のいずれかを通して入力さ
れる。マスターライブラリーレコーディングのためには
、このデータは好ｔＬ＜はＶＨＳフォーマットのビデオ
テープカセットに記録される。

第６図は、ライブラリーマスタリング装置用のデジタル
ンーストランスレータ３８（第１図）の詳細を示す。こ
の回路は、デジタルソースデバイスから受信されたシリ
アルデジタル情報をライブラリーマスターシステムによ
り使用できるパラレル情報にトランスレートする。

よりｐ細には、デジタルマスク装置またはコンパクトデ
ィスクプレヤーには、オーディオエンジニアリング協会
の仕様５ＰＥＬ第ＡＥＳ　３−１９８５号と表示される
ＡＥ８／ＥＢＵインターフェースが適合する。この仕様
は、デジタルオーディオ装置用シリアルデータインター
フェースを定めてお＃）、最新のコンパクトディスクお
よびＤＡＴ装置により使用される標準ポートと考えられ
る。このシリアル情報が、バス８４（第６図）を通して
デジタルソース３８（第１図）よ多入力されると、同期
検出器８６は、データストリーム内の同期ビットを課す
。

同期ビットが検出されると、ワイヤ９２を通して左右チ
ャンネルのシリアル−パラレルシフトレジスタ８８．９
９がクロック化され、データストリームを取υ込み、こ
れをパラレルデータに変換する。全１６ビツトのデータ
が左右チャンネルに対してクロック化された後同期検出
器８６は８ＴＢライン９４をパルス制御し、出力データ
が利用可能であることを記憶制御プロセッサ６８に知ら
せる。次に記憶制御プロセッサ６８は、１６ビツトフオ
ーマツトで各チャンネルに送られた両チャンネルのパラ
レルブータラ受ケる。このデータの相互交換は、同期検
出器８６がそれ以上の同期ビットを検出しなくなるまで
（このことは、記憶制御プロセッサ６８によυデジタル
ソースが停止されるととを表示する）続く。

第７図は、ライブラリーマスタリング族を用のアナログ
−デジタルコンバータ３４　（第１図）の詳細図を示す
。この回路５４は、アナログ信号ス５２から受信された
アナログ信号をシステム内で使用されるデジタル情報に
変換する。まず、ノイズをかなり、かつできるだけ低減
するようアナログバランスライン９５が入力端として使
用される。このバランス化信号は、差動入力アンプ９６
に印加される。このステージの利得はない。アンプ９６
は、「タイプ９９０」のオペアンプとして知られている
エパンストｙ工１のジョン　バーデイ社により製造され
ているものが好ましい。

この作動アンプ９６の出力は入力利得調節制御デバイス
９８へ送られる。この利得調節は異なる種類のオーディ
オ装置に合った調節を行なうものである。調節の全入力
レンジは一１５ｄＢｕ（ＯｄＢｕｍ　、７７４６　ｖｒ
ｒｎｓ）の低ピークまたは＋２０ｄＢｕＯ高ピークを定
める。このレベル調節ステージの出力は２０ｄＢ利得の
アンプステージ１００へ送うレ、ローパスフィルタ１０
２に適した作動レベルまで信号レベルを上げる。このア
ンプ１００もバーデイ社からのタイプ９９０にできる。

ローパスフィルタに好ましいフィルタは米国カリフォル
ニア州すンタモニカのアポジーエレクトロニクス社によ
り製造されているものであり、タイプ９９４Ｇローパス
フイルタとして知られている。このフィルタは２２１０
）（ｚよりも高い周波数を有する入力信号の周波数成分
を除き、アナログ−デジタルコンバータが信号を誤って
構成することすなわちエリアシングを防止する。

すなわち、信号がこの周波数の２倍よりも低い周波数で
サンプリングされると、この結果サンプルが比較的低周
波の誤信号を表示させるので、このエリアシングが生じ
る。

ローパスフィルタ１０２の出力は次にレベルブーストバ
ッファアンプ１０４に送られ、信号のピーク情報をアナ
ログ−デジタルコンバータの最大入力まで１４ｄＢだけ
アップさせる。このアンプもバーデイ社からのタイプ９
９０が好ましい。

レベルブーストアンプステージ１０４の出力はアナログ
−デジタルコンバータ１０６へ送うれる。

このコンバータは米国カリフォルニア州すンホセのアナ
ログソリューションズ・インコーポレーションにより製
造され、ＺＡＤ−２７１６アナログーデジタルコンバー
タとして知られているデバイスにできる。この特定タイ
プのコンバータを使用する理由は、　　４４．１ＫＨｚ
の通常のす／グリ／グレートの少なくとも２倍で、アナ
ログ入力信号をオーバーサンプリングできるからである
。

ワイヤ１０７上の２倍サンプリングクロックパルス流は
タイミングシーケンサ１０８に入力し、ここでワイヤ１
１０を通してアナログ−デジタルコンバータへ送うれる
。コンバータ１０６は信号の変換を完了するとコンバー
タはそのことをＤＯＮＥライ／１１２をパルス制御する
ことにより、タイミングシーケンサに知らせる。

アナログ−デジタルコンバータ１０６のデータ出力は、
バス１１４に出力される。１６ビツトのパラレルデータ
のそのときのサンプルである。

タイミングシーケンサ１０８は最終サンプルの後にラッ
チされた最終ラッチ回路１１８に記憶されている最終サ
ンプルに加算機１１６がこのサンプルのを加えるのを待
つ。加算が完了した後、シーケンサ１０８はその結果生
じた１６ビツトの加算値をバス１２２を介して出力レジ
スタ１２０にラッチする。この加算ステップは最終サン
プルとその時のサンプルを有効に平均化するので、信号
内のきわめて高い周波数成分を除去する。このタイミン
グシーケア’ｊｊｊ０Ｂは最終サンプルラッチ回路１１
８にそのときのサンプルをラッチし、次に続くサンプル
に加える。次にタイミングシーケンサ１０８はＲＥＱラ
イ／６２（第５図）をパルス制御することによ少、ラッ
チが完了したことを記憶制御プロセッサ６８（第５図）
に伝える。記憶制御プロセッサがデータを受信したのち
、プロセッサはＡＣＫ　９イン６６（第３図）をパルス
制御する。

第８図は上記のようなシーケンサ１０８（第７図）の好
ましいタイミング及びアナログ−デジタルコンバータ３
４のサンプリング制御タイミングを示す詳細々タイミン
グ図である。このシステムのタイミング例は各対の数を
サンプルデータに平均化する。

このタイミングチャートはチャート上の情報を読むこと
により理解されると解される。一般に、タイミングシー
ケンサ１０８は変換が完了するまで最終データ１１８を
ラッチし、コンバータ３４からデータがまだ入力される
かどうかを見るアイドルチェックがなされる。次にデー
タワードが受信できるようにする遅延があり、その後ア
イドルチェックが続き、データがまだ入力されているか
を判別する。出力レジスタ１２０にデータがラッチされ
、もう−度データが入力されているかどうかを見るアイ
ドルチェックがなされる。次に１１２を介してＤＯＮＥ
命令が与えられ、その後にアイドルチェックがなされる
。これらアイドルチェックのいずれもがもうデータ入力
がないことを明らかに表示していれば、全体のリセット
がされる。

第９図はアナログ−デジタルコンバータ３４ユニツトの
サンプル制御タイミングに使用できるタイミングシーケ
ンサ１０８の別の詳細なタイミング図である。本例はそ
の時のサンプルと最終サンプルを平均化し、１つのサン
プル期間だけサンプル金連続的にスライドさせる。

第８図と第９図のタイミングの基本的な差は、第９図の
タイミングの遅延が最終データラッチについて中間チェ
ックをすることなく出力レジスタ１２０のステップまで
直接延びていることである。第９図では出力レジスタの
チェックの終了の後に最終データラッチがチェックされ
る。

第１０図はアナログ−デジタルコンバータ３４ユニツト
のホスト入／出力制御タイミング用のタイミングシーケ
ンスを示す詳細なタイミング図である。よシ詳細にはシ
ーケンサはデータ入力をリクエストし、変換が為されて
いる間の期間を測定し、次にそれ以上のデータの入力ｔ
　ＩＪクエストするだけである。各ステップの後にアイ
ドルチェックが為され、データがまだ入力されるかどう
かを見る。データ入力がないことがわかると、全体のリ
セットが行なわれる。

第１１図はダビング装置の全体のブロック図である。こ
の装置は第１〜第１０図の装置によりビデオテープカセ
ットに記憶されたデータを受け、オーディオテープカセ
ット等に記憶される情報に、かかる記憶データを変換す
る。このような情報にビデオカセットを再読み出しする
ことなく一回ま九は何百回、何千回とダビングすること
ができる。

よシ詳細には、オペレータはダビング装置内のテープド
ライブ１５０（これは第５図のものと同じにできる）に
ライブラリーマスターテープ？まずロードし、次に制御
パネルおよびコンピュータ１５２ｙｋ介してロードシー
ケンスを開始する。制御コンピュータ１５２は次にテー
プドライブ１５０内のテープの読み出しを試みる。−本
のマスターテープは通常ソースマテリアルの数本のダビ
ングコピーを含むので、装置がテープのそのときの部分
ｅ！み出しているときにエラーが生じると、最終読み出
し中に記憶されてい几データと次の読み出しを比較する
ことにより、このエラーが発見される。し次がってテー
プから読み出されるデータ金テープの次に利用可能な部
分にある同じデータを読み出す次め、テープ送シヲする
とき発見されるデータと比較するとき記憶されたデータ
内のエラーが検出される。

データは、パス１５５全通してパラレル状に到着し、長
期電子データ記憶メモリ１５６に記憶され、そのときの
テープデータセグメントの終了までロケーションからロ
ケーションへ次々ニ記憶される。すべてのブータラ読み
出し之後は、ビデオカセット内のテープを巻き戻しでき
る。

カセットは、テープドライブから放出される。

制御パネル１５２は、次にそのときの装置のセットアツ
プパラメータ、例えばキュートーフ周波数、キュートー
ン長さ、カットトーンプレースメント、コピー内の経過
暗闇、全テープ経過時間およびダビング速度をデイスプ
レィする。

キュートーンハ、一つのコピーの終了点と次のコピーの
開始点をマークするのに使用されるので、カセットシェ
ル内にパンケーキがロットされるとき、一つのコピーの
終了点と次のコピーの開始点を決定できる。これらパラ
メータの一つを変えなければならないときオペレータは
パネル１５２に現在の値を入力する。

オペレータは、制御パネル１５２上の適当なスタートボ
タン（図示せず）を押すことにより装置’ｔスタートす
る。制御パネル上のデイスプレィに、そのときのテープ
時間、コピー作品の全数、キュートーン情報、装置のダ
ビング速度比、その他の重要な統計値を示す。このシー
ケンスの開始時に、制御コンピュータは、プログラムマ
テリアルをオーディオテープカセットにダビング記録す
る間に読み出しすべきデータおよびデータの全長の双方
ｔ′識別するスタートアドレス全セットする。

長期電子データ記憶メモリ１５６からはデータワードが
一つずつパラレルデータフォーマットで読み出される。

このパラレルデータは、デジタル−アナログコンバータ
１５８へ送られ、ここでアナログ信号に変換される。チ
ャンネルまたはスレーブ記録デバイス１６０ごとに一つ
のコンバータ１５８が設けられている。このパラレルデ
ータは、デジタルーアナログコンバータ１５８へ送られ
、ここでアナログ信号へ変換される。この読み出された
データは、通常実時間よりもかｆｋシ高速の速度で流れ
る。変換されたアナログ信号は、スレーブ記録デバイス
へ入力され、テープ、フィルム、ディスク、または使用
されている何らかの記録媒体へ入力逼れる。

このプロセスは、ソースマテリアルの終了点に達するま
で続き、終了時にはキュートーンが発生される。キュー
トーンが終了すルト、パネル１５２内の制御プロセッサ
は、再び再生されるソースマテリアルの開始アドレスに
リセットする。この手法は、オペレータが装置　’ｃ停
止するか、またはすべてのスレーブ１６０がテープから
解放されるまで続く。

製造量を増加するのを助けるため、すべてのスレーブト
ランスポートが同時にテープを空にしないようスレーブ
トランスポートの作動金たがい違いにできる。例えば、
スレーブトランスポート第５号が例えばコピー５′ｔ−
作成中に、スレーブトランスポート第２号がコピー１２
を作成する。このようにオペレータは他のすべてのスレ
ーブが走行中にスレーブレコーダ第１号のトランスポー
トにテープの新しいリール金入れることができる。次に
数分後に、オペレータはスレーブ第２号のトランスポー
トのテープの新しいリールを入れることができる。装置
は、マスターが次のラウンドのソースマテリアルの読み
出しを始めるときの速度までになるように正しい時間に
新しくロードされたスレーブのトランスポートを開始す
ることにより、オペレータ金助ける。

本発明のシステムの主な利点は、マスターを一旦電子記
憶装置に入力してしまえば、ライブラリーマスターソー
スを更に摩耗させることなくどんな速度でも不定に走行
できることである。

このライブラリーマスターテープは、ダビング走行中に
一回だけ読み出されるが、電子メそり内に記憶されたデ
ータは、何回も非破壊的に読み出される。ビデオカセッ
ト内のマスターテープを取り出して、棚に置けばよい。

第１２図は、ダビング装置の長期データ記憶回路の詳細
を示す。オペレータがチービロード命令を開始すると、
テープドライブ（第５図と同じ）が始動する。次にワイ
ヤ１６５ヲ介して、テープドライブは記憶装置コントロ
ーラ１６６からのサービスをリクエストする。記憶装置
コントローラは、ドライブ１５０（第１１図）内のビデ
オカセットからデータ全貌み出す。このデータは、テー
プドライブで使用されているインターフェースに応じて
パラレルデータ状または８０８Ｉデータパケツトとして
ワイヤ１５５全通して到着する。データは、アドレスと
共にメモリアレイ１７０へ送られ、ここでアドレスによ
り識別される選択されたロケーションに記憶される。

電子メモリアレイ１７０（これは第４図のアレイと同じ
にできる）がビデオカセットテープから読み出される全
データを受信し友後、コントローラ１６６内の制御コン
ピュータは、マスターマテリアルの終了ロクーションを
決定する。テープドライブから入力されるデータは、テ
ープデータの終了点に達するまで停止しない。データの
スレーブトランスポートへの出力が開始されると、デー
タは記憶装置コントローラ１６６およびパス１７２を通
してアナログ−デジタルコンバータにパラレルデータ状
に読み出される。

データは１７０に電子的に記憶されているので、メモリ
ー記憶装置に開始点から終了点または終了点から開始点
までいずれかの態様で読み出しできる。したがって、オ
ーディオテープのＡ面およびＢ面の双方の全てのオーデ
ィオチャンネルは、ワイヤ１７２ヲ介して同時に読み出
しできる。Ａ面の信号は開始点から終了点まで読み出し
記録され、これと同時にＢ面の信号は終了点から開始点
まで読み出され記録される。

第１３図はダビング装置用のデータ記憶コントローラ１
６６をより詳細に示す。オペレータがテープ読み出し命
令を出すと、制御プロセッサ１７４は入力ベースアドレ
ス発生器１７６内に記録ベースアドレスをセットする。

入力ＲＥＱライン１７７はデータ入力ライン１６８上で
データが利用できることを表示するよりマークされる。

次にデータワードは入力ラッチ回路１７８に１つずつラ
ッチされる。各データワードがこのようにラッチされる
とき、入力アドレス発生器１７６によりアドレスが発生
される。次にこのアドレスはデータおよび書き込み命令
と共にメモリーアレイ１７０に送られる。書き込みが為
された後発生器１７６内でアドレスがインクリメントさ
れる。

人ＣＫライン１７９上にて確認信号が戻され、次のデー
タワードが受は入れ可能であることをテープドライブに
知らせる。次の組のデータワードがテープドライブから
送られ、入力ラッチ回路１７８ＴＩＣ２ツチされる。こ
のデータ転送のシ・−ケンスはビデオカセットから全サ
イクルのデータが読み出されて、電子メモリアレイ１７
０に記録されるまで続く。

オペレータが出力ダビングサイクルを開始すると、制御
プロセッサ１７４はソースマテリアルデータの開始点で
出力アドレス発生器１８０にベースアトｔ／スをセット
する。次にアナログ−デジタルコンバータ１６８はＲＥ
Ｑライン１８２ヲ使用して記憶装置コントローラ１６６
（第１２図、１５図〕からデータ全ワード毎に送るより
リクエストする。データワ・−ドの各々がリクエストさ
れると、アドレス発生器１８０は電子メモリアレイ１７
０にアドレス及び読み出し命令を送る。アドレスにニジ
選択されたロケーションにあるメモ１７１７０内のデー
タは次に出力データラッチ回路１８４にラッチされる。

記憶装置コントローラ１６６内のプロセッサ１７４はＡ
ＣＫライン１８６をパルス制御することによりアナログ
−デジタルコンバータ１６８（第１１図ンに利用できる
データを知らせる。ダビング装置内に全サイクルのソー
スマテリアルが書き込まれた後は、制御プロセッサ１７
４はベースアドレス発生器１８０全ソースデータの開始
アドレスにリセットする。次に別のダビングサイクルが
集村され、このプロセスはオペレータが停止命令を出す
まで統〈。

電子メモリアレイ１７０（第１５因）は第４図に示され
るアレイと実質的に同じである。しかしながら第４図に
示されるアレイはビデオテープカセットに集められ記録
される一回分の作品情報を記憶するには通算十分に大き
い。各作品はマスターテープとして記憶されるデータの
独立したユニットとして加えることができる。第１５図
のメモリ１７２内の電子メモリアレイはライブラリーマ
スターテープから読み出される全アルバム全記憶するの
に十分大きい。したがって、マスタリングＳｔ内の電子
メモリアレイ記憶装置５Ｇ（第２図ンは２５０〜５１２
個の５メガビットテツプかも成るが、ダビング装置内の
電子メモリアレイ（第１３図）は全アルバム（約４０分
間のレコード時間）全記憶するよう４０００〜４２５０
個のチップを含むメモリを有することになる。

ダビング装置は第５図に示したドライブと実質的に同じ
制御ドライブ回路を有する。

第１４図はデジタル−アナログコンバータ１５８の１つ
の詳細を示す。サンプリングクロックレートは所望のコ
ンバータ出力速度によりセットされる周期的縁シ返しレ
ートにてライン１９０に生じるクロックパルスにニジセ
ットされる。例えば、４４．１ＫＨｚのサンプリングク
ロックレートが使用される場合、ダビング比は１：１と
なる。８１１Ｌ　２　ＫＨｚのサンプリングクロックレ
ー）Ｕ２　二１のダビング比に等しい。クロックレート
が異なればダビング比も異なる。ライン１９０に各サン
プリングクロックパルスが入力されると、制御シーセン
サ１９１はＲＥＱライン１８２をパルス制御し、もつと
データが必要であることを記憶装置コントローラ１６６
（第１３図）に知らせる。パラレルデジタル入力端１８
８（第１４図）にデータが存在しているとき、記憶装置
コントローラ１６６はＡＣＫライン１８６ヲパルス制御
し、データは有効であることを制御シーケンサ１９１に
知らせる。次にこの制御シーケンサ１９１は入力ラッチ
回路１９２にデータをラッチする。

入力ラッチ回路１９２内にデータが安定化すると、デー
タはパラレルデータとしてデジタル−アナログコンバー
タ１９４に進む。

全てのデータが到着すると制御シーケンサ１ｔｉ１ｕｙ
’ジタルＧｏビンをパルス制御し、データをアナログ状
に変換することをデジタル−アナログコンバータに伝え
る。次にコンバータ１９４はデジタルデータ全アナログ
信号に変換し、アナログ信号はデジタル−アナログコン
バータにより生じる出力信号内の「階段」効果を除去ま
たは平滑化するのに使用されるローパスフィルタ１９６
へ進む。ローパスフィルタが使用されていない場合、ア
ナログ出力には階段効果により生じる余分な高周波ノイ
ズを有することになるが、これはスレーブテープレコー
ダに信号全記録するのに使用されているバイアスと潜在
的に対立する。

ローパスフィルタ１９６から生じる信号は、調節可能な
出力レベル制御回路１９８に入力され、異なるタイプの
スレーブ記録装置に合わせることができるよう信号レベ
ルを調節する。このレベル制御回路は、スレーブ記録装
置１６０（第１１図）に接続するケーブル２０２に高周
波信号をドライブするのに使用されるドライバ２００に
出力を送る。

第１５図は、サンプリングレートに基づく、ローパスフ
ィルタ１９６用の好ましい周波数レスポンスの一例を示
す。サンプリングレートが１ＭＨｚであると、サンプリ
ングレートの半分、本例では５００　ＫＨｚの前でロー
ルオフを完了しなければならない。この例から判るよう
に、異なるスレーブテープ速度ごとに異なるローパスフ
ィルタ１９６を選択する。

デジタル情報をアナログ情報に変換するための別の回路
（第１６図）は、カスタム仕様のフィルタリングを不安
とするので、大きな改良をする。このデジタル−アナロ
グ変換方法は、比較的平滑な曲線としてローパスフィル
タリングを不要にするような適当なアナログサンプルを
数学的に計算する。第１６．１７図は、上記本発明者の
従来出願中の第１８図、第１９図とほぼ同じである。

よシ詳細に述べると、このデジタル−アナログコンバー
タは、数学を使用して記憶サンプルの各々に対する多数
のサンプルを発生する。例えば、毎秒４４．１００個の
サンプルが記憶される場合、ノイズおよびひずみの問題
をなくすのに高周波ノイズのロールオフを２　Ｌ　５　
ＫＨｚよシも高くする。数学を利用して利用可能なサン
プルの各々に対し４つのサンプルを発生する場合、ロー
ルオフ周波数は８　＆　Ｉ　ＫＨｚまで高くなる。この
技法は、デジタル−アナログユニットから複雑なローパ
スフィルタを有効に除き、かつ出力フィルタを替えるこ
となくいかなる速度比すなわちダビング比にて記録出力
を作動させる上での自由度を与える。

要するに、オーバーサンプリング周波数が高くなればな
るほど回路は良好となる。１つの標単速度しか使用しな
いシステムでは高いオーバーサンプリング値を使用する
ことはそれほど重要ではない。例えば４のサンプリング
ファクタを使用する場合、１つの一定速度のファクタ全
使用するので高周波は容易にろ波できる。しかしながら
、サンプリング速度比は多くのサンプリング速度比のう
ちのいずれも使用できるよう調節可能であることが理想
的である。本発明はかかる調節を可能にするものである
。その理由は第１６図に示される回路の７０ツク速度は
タイミング発生器３４８のタイミングを変えるためのプ
ログラマブルデバイダ３５７ヲ使用することにより８易
に変更できる。

第１６図の回路はこのように作動する。データにパラレ
ルデータバス３６６上を通って入力され、入力ラッチ回
路５５２内にラッチされる。次に減算器５５６はラッチ
回路３５２に記憶されたこのときのサンプルと、最終ラ
ッチ回路５５４に記憶されている先の最終サンプルとの
差を決める。

次に２つのサンプルの差は５５７ｂにてオーバーサンプ
リングレートファクタＮ　（Ａ、８，１６．５２゜等）
で割られる。アキュムレータ５５８は最終サンプルに割
られた差の値をくりかえし加え、この値をインクリメン
トし、よって２つの連続するサンプルの間にＮ個の小さ
なステップを発生する０次にこれらの加算されたサンプ
ルの各々は、アキュムレータ３５８から送シ出され、デ
ジタル−アナログコンバータＳ６０に送られる。この場
合オーバーサンプルファクタの各々に対し１つのサンプ
ルが加えられる。次にデジタルコンバータ５６０はサン
プルをアナログ信号に変挨し、この信号は若干高周波の
ロールオフフィルタ５６２に入力され、ＲＦピックアッ
プを防止する。次にこの新しいアナログ信号は出力バッ
ファ３６４を通過され、アナログ出力３７０に介してス
レーブ記録デバイスをドライブする。

理想アナログ信号（実線Ａ）と、標準的なオーバーサン
プリングされていない信号（階段状実線Ｂ）と、１６０
フアクタを有するオーバーサンプリングされ元信号（点
線Ｃ）を比較して示す第１７図から改良点が理解されよ
う、理想信号（Ａ）　Ｕ元の曲線を示す極めて平滑な曲
線である。標準的なオーバーサンプリングされていな（
／′ｈ階段状信号（Ｂ）は極めて鋭いエツジを有するが
、これらエツジは信号を曲線（Ａ）のように見せるため
に除去すべき高周波成分である。各サンプリング期間内
の１６のオーバーサンプリングされ比信号（ｃ）（曲線
Ｂ内の水平な平らな線）はオーバーサンプリングされて
いない信号ＣＢ）に対し劇的に改善されているものと見
ることができる。基本的にはオーバーサンプリングされ
た信号（ｃ）は４つの大きなステップ（第７図の曲線内
）ｔ−有する１つの元のサンプリング信号ＣＢ）に対し
４×１６の極めて小さなステップから成る。曲ＩＮｐｃ
は信号の高周波成分を限定し、鋭いロールオフフィルタ
を不要にする。

第１８図は、本発明者の先の出願にも添附されておシ、
１６のオーバサンプリングファクタに必要なタイミング
を示す。若干変更した状態のこの同じタイミングは、他
のいかなるオーバサンプリングファクタにも使用できる
。

当業者であれば本発明の変更については容易に想到でき
よう。従って、特許請求の範囲は、本発明の真の範囲と
精神内に入るすべての均等な構造をカバーするものと解
すべきである。

【図面の簡単な説明】

第１図は、ライブラリーマスター記録システム内での本
発明の原理を示すブロック図、第２図は、ライブラリー
マスク記録用のバッファデータ記憶回路のブロック図、 第３図はライブラリーマスタレコータのデータ記憶装置
コントローラを示し、 第４図は、ライブラリーマスターま次はダビングテープ
のいずれかを記録するための電子メモリアレイの略回路
図であｐｌ 第５図は、マスターライブラリーまたはダビングテープ
のいずれかを作成するためのレコーダに適用できる制御
回路のブロック図、第６図は、インターフェーストラン
スレータのブロック図、 第７図は、ライブラリーマスターレコーティングを作成
するのに使用できるアナログ−デジタルコンバータのブ
ロック図、 第８図は、アナログ−デジタルシーケンスの作動を示す
第１実施態様のタイミングチャート、第９図は、別のア
ナログ−デジタルシーケンスの作動を示す第２の実施態
様のタイミングチャート、 第１０図は、アナログ−デジタルコンバータの入／出力
タイミングを示すタイミングチャート、 第１１図はダビングテープを作成するためのレコーダの
制御回路を示すブロック図、第１２図は、電子メモリ記
憶装置からのデータを再生するための回路のブロック図
、第１５図は、電子メモリデータ記ｔｔ装置アレイ全制
御するための回路を示すブロック図、第１４図は、デジ
タル−アナログコンバータのノ゛ロック図、 第１５図は、本発明のシステムの周波数応答曲線を示す
グラフ、 第１６図は、高品質のアナログ曲線をも計算するための
デジタル−アナログコンバータを示し、 第１７図は、第１６図のデジタル−アナログコンバータ
の応答特性全説明するためのグラフ、第１８図は、第１
６図のコンバータ用のタイミングチャートである。 ５０−オペレータ制御パネル ３２−アナログ曲線ス ３４−アナ口ｆ　−ｆ　シタルコンバータ３６−−時的
データブロック記憶装置 ３８−デジタルソース ４０−デジタルトランスレータ ４０−ライブラリーマスターテープ装置４７−データ記
憶装置コントローラ ５０−メモリアレイ 特杵出願人　　デュープリトロニクス。 インコーポレイテッド

Claims (19)

【特許請求の範囲】
1. （１）デジタル状のソース信号を供給するための手段と
   、前記デジタル信号に応答し、前記デジタルソース信号
   を電子的に記憶するための手段と、電子的に記憶された
   ソース信号に応答し、前記デジタル信号のマスターライ
   ブラリーレコードを作成するための手段と、前記マスタ
   ーライブラリーレコードの再生に応答して前記マスター
   ライブラリーレコードから再生されたデジタル信号を電
   子的に記憶するための手段と、前記マスターレコードか
   ら再生された前記電子的に記憶されたマスターライブラ
   リー信号に応答してダビングレコードを作成するための
   手段とから成り、可動部品なく、または前記信号が前記
   電子記憶装置内に維持されている間に前記マスターライ
   ブラリーレコードを更に再生することなく前記電子記憶
   装置内の信号から複数のダビングレコードを作成できる
   ダビング用記録／再生システム。
2. （２）前記マスターライブラリーレコード作成用前記手
   段はビデオテープカセット上の前記電子的に記憶された
   ソース信号に前記デジタル信号を記録するための手段か
   ら成る請求項（１）に記載のシステム。
3. （３）前記電子的記憶手段の各々は大規模メモリチップ
   のアレイから成り、前記チップの各々は少くとも１１１
   メガビットの情報を記憶することができ、前記チップの
   各々は入力ポートおよび出力ポートを有し、前記入力ポ
   ートの全ては並列に接続され、前記出力ポートの全ては
   並列に接続され、更に前記チップの全てに共通なアドレ
   スバス上を通つて前記アレイに伝えられるアドレスに応
   答し、前記入力ポートと前記出力ポートとの間で選択を
   するための手段を含み、このためメモリチップの全アレ
   イは、単一の大規模電子メモリとして作動する請求項（
   ２）に記載のシステム。
4. （４）ソース信号を供給するための前記手段は、アナロ
   グ−デジタルコンバータとデジタルトランスレータとか
   ら成り、デジタルトランスレータは両者の間の選択をす
   るためのスイッチ手段を備える請求項（３）記載のシス
   テム。
5. （５）前記アナログ−デジタルコンバータを制御するた
   めの時間シーケンス制御手段を更に含み、このシーケン
   ス制御手段は （ａ）前記ソース信号を連続したデータワードの状態に
   変換し、 （ｂ）そのときのソース信号データワードを最終データ
   ワードラッチ回路にラッチし、次に受信されるソース信
   号データワードと関連して使用できるようにし、 （ｃ）前記そのときのソース信号データワードと最後に
   記憶された先のソース信号データワードとの組合わせで
   ある信号を出力し、 （ｄ）前記ソース信号が前記アナログ−デジタルコンバ
   ータにより連続して受信されるかどうかを判別するため
   、信号を連続してチェックし、（ｅ）前記ソース信号が
   前記アナログ−デジタルコンバータにより受信されない
   ことが行程（２）で発見されることに応答して前記アナ
   ログ−デジタルコンバータの少なくとも一部をアイドル
   状態にリセットする工程を通して周期的に作動する請求
   項（４）に記載のシステム。
6. （６）前記時間シーケンス制御手段は前記アナログ−デ
   ジタルコンバータが前記そのときのデータワードと前記
   最終データワードの前記組合わせを処理するのに充分長
   い遅延時間を工程（ｂ）と（ｃ）との間に導入する請求
   項（５）に記載のシステム。
7. （７）前記アナログ−デジタルコンバータを制御するた
   めの時間シーケンス制御手段を更に含み、このシーケン
   ス制御手段は （ａ）前記ソース信号を連続したデータワードの状態に
   変換し、 （ｂ）そのときのソース信号データワードと最後に記憶
   された次のデータワードの組合わせである信号を出力し
   、 （ｃ）前記出力信号を最終データワードラッチ回路にラ
   ッチし、次に続くそのときのソース信号データワードと
   共に使用できるようにし、（ｄ）前記ソース信号が前記
   アナログ−デジタルコンバータにより連続して受信され
   るかどうかを判別するため、工程（ａ）で受信される信
   号を連続してチェックし、 （ｅ）前記ソース信号が前記アナログ−デジタルコンバ
   ータにより受信されないことが行程（ｄ）で発見される
   ことに応答して前記アナログ−デジタルコンバータの少
   なくとも一部をアイドル状態にリセットする工程を通し
   て周期的に作動する請求項（４）に記載のシステム。
8. （８）前記電子的に記憶された再生信号に応答してダビ
   ングレコードを作成するための前記手段にアナログ信号
   を供給するためのデジタル−アナログコンバータ手段を
   含み、このデジタル−アナログコンバータ手段は前記マ
   スターレコードから再生される各デジタル信号に対し複
   数の加算的アナログ信号を数学的に計算することにより
   アナログ信号を表示するための手段を含む請求項（１）
   に記載のシステム。
9. （９）前記計算された信号は複数の等しい増分ステップ
   でアナログ信号を１から次のデジタル信号へ移動するこ
   とに基づいて計算される請求項（８）記載のシステム。
10. （１０）アナログ信号をデジタル化するためのアナログ
    −デジタル手段と、前記デジタル化された信号を電子的
    にバッファ記憶するための手段と、前記バッファ記憶手
    段内に記憶された前記信号に応答して、前記デジタル化
    された信号を記録するための手段とから成り、前記電子
    バッファ記憶手段は前記記録された信号から前記ソース
    信号を分離し、ソース信号のマスターレコードへの転送
    時に抑制パラメータを除くようになつているソース信号
    に応答してライブラリーテープをマスタリングするため
    のシステム。
11. （１１）前記パラメータの１つはダビング比を含み、こ
    のダビング比を変更するためのセットアップ操作をする
    ことなく、異なるダビング比で前記記憶手段を作動させ
    るための手段を含む請求項（１０）に記載のシステム。
12. （１２）前記バッファ記憶手段は各々が入力ポートおよ
    び出力ポートを有する複数のメモリチップと、前記入力
    ポートの全てを並列に接続するための手段と、前記出力
    ポートの全てを並列に接続するための手段と、前記メモ
    リチップの全てに共通なパス上に表示されるアドレスに
    連続したデジタル信号を記憶するための手段とから成り
    、よつて前記メモリチップは単一の大規模なメモリチッ
    プとして作動する請求項（１１）に記載のシステム。
13. （１３）前記記録手段はビデオテープカセットレコーダ
    である請求項（１２）記載のシステム。
14. （１４）前記ビデオカセットレコーダのテープの再生に
    応答し、再生された信号を電子的にバッファ記憶するた
    めの手段と、前記電子バッファ記憶された信号をダビン
    グ記録するための手段を含み、前記バッファ記憶手段は
    ダビングレコードからビデオカセットの再生信号を分離
    する請求項（１３）に記載のシステム。
15. （１５）前記電子バッファ記憶手段と、前記ダビング記
    憶手段との間に介在されたデジタル−アナログコンバー
    タ手段と、前記バッファ記憶されたデジタル信号により
    表示されたデジタルサンプル信号を比較的平滑なアナロ
    グ曲線に徐々に変更するアナログ曲線を計算するよう前
    記デジタル−アナログコンバータ手段内に設けられた手
    段を含む請求項（１４）に記載のシステム。
16. （１６）デジタル状のソース信号を発生するための手段
    と、前記デジタルソース信号を電子的にバッファ記憶す
    るための手段と、前記バッファ記憶されたデジタル信号
    に応答してアナログ信号のダビングレコードを作成する
    ための手段を含み、よつて前記ソース信号は前記記録さ
    れた信号から分離されるダビング用記録装置。
17. （１７）前記バッファ記憶手段と、前記ダビング記録手
    段との間に介在されたデジタル−アナログコンバータ手
    段を含む請求項（１６）に記載の記録装置。
18. （１８）前記デジタル−アナログコンバータは前記デジ
    タル信号に対する実質的に平滑な曲線のエンベロープを
    計算するための手段を含む請求項（１７）に記載の記録
    装置。
19. （１９）前記デジタル−アナログコンバータは連続する
    デジタルサンプルの間の差をＮ個の工程に分割するため
    の手段と、前記連続するデジタルサンプル間のＮ個のサ
    ンプルの各々に対し、前記工程の１つを加算するための
    手段を含む請求項（１７）に記載の記録装置。