JPH0217552A - 性能データ計測方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 反血欠ヱ 本発明は性能データ計測方式に関し、特に情報処理装置
に用いられるキャッシュメモリの性能データ計測方式に
関する。

良米蓋韮 従来、この種の性能データ計測方式においては、実機と
異なる構成や制御方式のキャッシュメモリのキャッシュ
ミス率をシミュレーションにより求めていた。このシミ
ュレーションにはハードウェアシミュレーションとソフ
トウェアシミュレーションとがある。

ハードウェアシミュレーションではシミュレーションを
行うモデルのハードウェアを作り、実機からキャッシュ
アクセスのアドレス信号をこのハードウェアに接続して
シミュレーションを行う。

ソフトウェアシミュレーションではプログラムによりキ
ャッシュモデルを記述し、キャッシュメモリのアクセス
アドレスのトレースデータを入力としてシミュレーショ
ンを行う、このトレースデータはキャッシュメモリへの
アクセスアドレスをアクセス順に磁気テープあるいは磁
気ディスクなどに記録したデータである。

このような従来の性能データ計測方式では、ハードウェ
アシミュレーションによりシミュレーションを行う場合
、シミュレータと実機とを通信インタフェースで接続し
、シミュレータを実機から取出した信号で実機の速度と
同期しながら動かさなければならないため、このシミュ
レータのハード量が実キャッシュと同等の大規模なハー
ド量となり、また接続する実機に合せて実機毎に異なる
シミュレータを開発しなければならないという欠点があ
る。

また、ラフ２トウエアシミユレーシヨンによりシミュレ
ーションを行う場合、シミュレーションのために入力と
するトレースデータ長が記録媒体の容量により制限を受
けるので、このトレースデータ長は１０６〜１０’命令
分のキャッシュアクセス程度有り、これは１０　ＭＩＰ
Ｓ　（ｎｉ　ｌ　ｌ　１ｏｎ−１ｎｓｔｒｕｃｔｉｏｎ
ｓ　ｐｅｒ　５ｅｃｏｎｄ　）の計算機の０．１秒〜１
０秒相当のデータて・ある。

よって、実動中の実機で数分毎のキャッシュミス率を実
測しても、キャッシュミス率は大１１に変動するので、
技術計算処理やトランザクション処理などの各種環境を
上記のような数秒程度のデータによるシミュレーション
では十分に評価することができず、技術計算処理やトラ
ンザクション処理などを代表する平均的な性能を知るこ
とができないという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、オペランドキャッシュのキャッシュミス
率および命令キャッシュのキャッシュミス率を実測する
ことができ、シミュレータの開発を行うことなく、各８
環境を十分に評価することができる性能データ計測方式
の提供を目的とする。

九肌ム璽輩 本発明による性能データ計測方式は、命令゛データおよ
びオペランドデータが格納されたキャッシュメモリの性
能データ計測方式であって、前記キャッシュメモリから
の前記命令データの読出しを抑止して、前記命令データ
を主記憶から読出す第１の手段と、前記キャッシュメモ
リからの前記オペランドデータの読出しを抑止して、前
記オペランドデータを前記主記憶から読出す第２の手段
とを設け、前記キャッシュメモリからの前記命令データ
の読出しにおけるキャッシュミス率の実測時に、前記第
２の手段の抑止動作により前記キャッシュメモリから前
記命令データを読出すようにし、前記キャッシュメモリ
からの前記オペランドデータの読出しにおけるキャッシ
ュミス率の実測時に、前記第１の手段の抑止動作により
前記キャッシュメモリから前記オペランドデータを読出
すようにしたことを特徴とする。

Ｘ■コ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示ずブロック図であ
る。図において、本発明の一実施例によるキャッシュメ
モリ装置は、命令バイパス表示回路１と、オペランドバ
イパス表示回路２と、バイパス制御回路３と、リクエス
トレジスタ４と、キャッシュメモリ５と、メモリリクエ
ストレジスタ６とを含んで構成されている。

通常のキャッシュ動作時には、図示せぬ処理装置からリ
クエストレジスタ４にセットされたコマンドおよびアド
レスが、信号線１４２を介してキャッシュメモリ５に送
られることにより行われる。

これらコマンドおよびアドレスによるキャッシュメモリ
５へのアクセスがキャツシュヒツトとなると、キャッシ
ュメモリ５からデータが読出されて、そのデータが処理
装置に送出される。

これらコマンドおよびアドレスによるキャッシュメモリ
５へのアクセスがキャッシュミスとなると、これらコマ
ンドおよびアドレスが信号線１５０を介してメモリリク
エストレジスタ６にセットされ、メモリリクエストレジ
スタ６から信号線１６０を介して図示せぬメモリに転送
される。

ここで、命令バイパス表示回路１の内容がオンの場合、
その命令バイパス表示回路１の内容が信号線１１０を介
してバイパス制御回路３に入力されると、バイパス制御
回路３ではその命令バイパス表示回路１の内容に応答し
て、リクエストレジスタ４にセットされたコマンドが命
令フェッチのときに、この命令フェッチのキャッシュバ
イパス制御が行われる。

すなわち、バイパス制御回路３は、キャッシュメモリ５
に対してリクエスト中のコマンドを信号線１４０を介し
てリクエストレジスタ４から受取ると、そのコマンドが
命令フェッチである場合にはバイパス信号を信号線１３
１を介してキャッシュメモリ５に出力するとともに、メ
モリへのリードコマンドを信号線１３０を介してメモリ
リクエストレジスタ６にセットする。

キャッシュメモリ５ではバイパス制御回路３からのバイ
パス信号に応答して、該当するリクエスト処理が停止さ
れる。

メモリリクエストレジスタ６にはバイパス制御回路３か
らのリードコマンドがセットされるとともに、信号線１
４１を介してリクエストレジスタ４からのアドレスがセ
ットされる。これらリクエストレジスタ６にセットされ
たリードコマンドおよびアドレスは信号線１６０を介し
てメモリに送出され、メモリへのアクセスが行われる。

上述のように、命令フェッチのキャッシュバイパスが行
われることにより、キャッシュメモリ５はオペランド専
用のキャッシュとして動作する。

したがって、この状態でキャッシュメモリ５のキャッシ
ュミス率を計測することにより、オペランドキャッシュ
のキャッシュミス率を計測することができる。

また、オペランドバイパス表示回路２の内容がオンの場
合、そのオペランドバイパス表示回路２の内容が信号！
！１２０を介してバイパス制御回路３に入力されると、
バイパス制御回路３ではそのオペランドバイパス表示回
路２の内容に応答して、リクエストレジスタ４にセット
されたコマンドがオペランドフェッチのときに、上述の
命令フェッチのキャッシュバイパス制御と同様にして、
このオペランドフェッチのキャッシュバイパス制御が行
われる。

オペランドフェッチのキャッシュバイパスが行われるこ
とにより、キャッシュメモリ５は命令専用のキャッシュ
として動作する。したがって、この状態でキャッシュメ
モリ５のキャッシュミス率を計測することにより、命令
キャッシュのキャッシュミス率を計測することができる
。

このように、オペランドキャッシュのキャッシュミス率
を計測する場合に、命令バイパス表示回路１をオンとす
ることにより命令フェッチのキャッシュバイパスを行っ
て、キャッシュメモリ５をオペランド専用のキャッシュ
として動作させ、また命令キャッシュのキャッシュミス
率を計測する場合に、オペランドバイパス表示回路２を
オンとすることによりオペランドフェッチのキャッシュ
バイパスを行って、キャッシュメモリ５を命令専用のキ
ャッシュとして動作させることにより、オペランドキャ
ッシュのキャッシュミス率の実測と命令キャッシュのキ
ャッシュミス率の実測とを行うことができる。

これにより、実機毎にシミュレータの開発を行うことな
く、大巾に変動するキャッシュミス率の実測を長時間行
って、技術計算処理やトランザクション処理などの各種
環境の平均的な値とその変動範囲を知ることができ、各
種環境を十分に評価することができる。

ｉ匪五荒１ 以上説明したように本発明によれば、命令データおよび
オペランドデータが格納されたキャッシュメモリからの
命令データの読出しにおけるキャッシュミス率の実測時
に、キャッシュメモリからのオペランドデータの読出し
を抑止して、そのオペランドデータを主記憶から読出す
ようにし、キャッシュメモリからのオペランドデータの
読出しにおけるキャッシュミス率の実測時に、キャッシ
ュメモリからの命令データの読出しを抑止して、その命
令データを主記憶から読出すようにすることによって、
オペランドキャッシュのキャッシュミス率および命令キ
ャッシュのキャッシュミス率を実測することができ、シ
ミュレータの開発を行うことなく、各種環境を十分に評
価することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・命令バイパス表示回路 ２・・・・・・オペランドバイパス表示回路３・・・・
・・バイパス制御回路 ４・・・・・・リクエストレジスタ ５・・・・・・キャッシュメモリ

Claims (1)

【特許請求の範囲】
1. （１）命令データおよびオペランドデータが格納された
   キャッシュメモリの性能データ計測方式であつて、前記
   キャッシュメモリからの前記命令データの読出しを抑止
   して、前記命令データを主記憶から読出す第１の手段と
   、前記キャッシュメモリからの前記オペランドデータの
   読出しを抑止して、前記オペランドデータを前記主記憶
   から読出す第２の手段とを設け、前記キャッシュメモリ
   からの前記命令データの読出しにおけるキャッシュミス
   率の実測時に、前記第２の手段の抑止動作により前記キ
   ャッシュメモリから前記命令データを読出すようにし、
   前記キャッシュメモリからの前記オペランドデータの読
   出しにおけるキャッシュミス率の実測時に、前記第１の
   手段の抑止動作により前記キャッシュメモリから前記オ
   ペランドデータを読出すようにしたことを特徴とする性
   能データ計測方式。