JPH02174259A - Ｃｍｏｓゲートアレイ集積回路 - Google Patents
Ｃｍｏｓゲートアレイ集積回路Info
- Publication number
- JPH02174259A JPH02174259A JP33004788A JP33004788A JPH02174259A JP H02174259 A JPH02174259 A JP H02174259A JP 33004788 A JP33004788 A JP 33004788A JP 33004788 A JP33004788 A JP 33004788A JP H02174259 A JPH02174259 A JP H02174259A
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- JP
- Japan
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- basic unit
- unit cell
- cell
- gate array
- diffusion layer
- Prior art date
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- Pending
Links
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- 238000009792 diffusion process Methods 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 2
- 241000606333 Phos Species 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＣＭＯＳゲートアレイ集積回路に関し、特に
、一部の基本単位セルのトランジスタのゲート長および
／またはチャネル幅を他の基本単位セルのそれと異なら
しめた敷き詰め型ＣＭＯＳゲートグーレイ集積回路に関
する。
、一部の基本単位セルのトランジスタのゲート長および
／またはチャネル幅を他の基本単位セルのそれと異なら
しめた敷き詰め型ＣＭＯＳゲートグーレイ集積回路に関
する。
［従来の技術］
従来、敷き詰め型ＣＭＯＳゲートアレイは、Ｐチャネル
ＭＯＳトランジスタ（以下、ＰＭＯ８という）とＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯ８という）との
対（または複数対、以下同様）を基本単位セルとし、人
出力バッファ領域を除くチップ内部を同一規格の基本単
位セルをマトリクス状に配置してうめつくすものであっ
た。この型のゲートアレイは、セルの配置されない配線
領域を予め用意しておく通常型のゲートアレイと地絞し
て、多数のセルを搭載することが可能であるので大規模
回路に向いており、また、配線領域が規定されていない
ので設計の自由度が大きい。
ＭＯＳトランジスタ（以下、ＰＭＯ８という）とＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯ８という）との
対（または複数対、以下同様）を基本単位セルとし、人
出力バッファ領域を除くチップ内部を同一規格の基本単
位セルをマトリクス状に配置してうめつくすものであっ
た。この型のゲートアレイは、セルの配置されない配線
領域を予め用意しておく通常型のゲートアレイと地絞し
て、多数のセルを搭載することが可能であるので大規模
回路に向いており、また、配線領域が規定されていない
ので設計の自由度が大きい。
［発明が解決しようとする問題点］
上述した従来の敷き詰め型ＣＭＯＳゲートアレイは、多
くの用途に最もよく適合するように基本単位セルを設定
し、この基本単位セル一種類のみを下地につくり込むも
のである。従って、遅延時間を故意に大きくとらなけれ
ばならない場合などにはゲート段数を増やすことによっ
てこれに対応しなければならない。そのため、使用する
基本単位セル数が多くなりセルの効率的使用が阻害され
る。
くの用途に最もよく適合するように基本単位セルを設定
し、この基本単位セル一種類のみを下地につくり込むも
のである。従って、遅延時間を故意に大きくとらなけれ
ばならない場合などにはゲート段数を増やすことによっ
てこれに対応しなければならない。そのため、使用する
基本単位セル数が多くなりセルの効率的使用が阻害され
る。
［問題点を解決するための手段］
本発明のＣＭＯＳゲートアレイは、ＰＭＯ３とＮＭＯ８
との対を第１基本単位セルとし、この第１基本単位セル
をマトリクス状に敷き詰めたものであるが、第１基本単
位セルの一部は、一定の規則性をもって第２の基本単位
セルと置き換えられている。ここで、第２基本単位セル
は、第１基本単位セルのＰＭＯ３，ＮＭＯ８とは異なる
ゲート長および／またはチャネル幅をもつＰＭＯ３とＮ
ＭＯ８の対によって構成されたものである。
との対を第１基本単位セルとし、この第１基本単位セル
をマトリクス状に敷き詰めたものであるが、第１基本単
位セルの一部は、一定の規則性をもって第２の基本単位
セルと置き換えられている。ここで、第２基本単位セル
は、第１基本単位セルのＰＭＯ３，ＮＭＯ８とは異なる
ゲート長および／またはチャネル幅をもつＰＭＯ３とＮ
ＭＯ８の対によって構成されたものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を説明するためのマスクパ
ターン図であって、実線１は、ポリシリコンゲートのパ
ターンを、破線２は、Ｎ＋拡散層のパターンを、また、
−点鎖線３はＰ＋拡散層のパターンを示している。そし
て、チップ内部のほとんどは、同一規格の第１基本単位
セル１１によってうめつくされている。しかし、第１基
本単位セル】１に挟まれて一部の領域は第２基本単位セ
ル１２が占めている。
ターン図であって、実線１は、ポリシリコンゲートのパ
ターンを、破線２は、Ｎ＋拡散層のパターンを、また、
−点鎖線３はＰ＋拡散層のパターンを示している。そし
て、チップ内部のほとんどは、同一規格の第１基本単位
セル１１によってうめつくされている。しかし、第１基
本単位セル】１に挟まれて一部の領域は第２基本単位セ
ル１２が占めている。
第１基本単位セル１１は、２個のＰＭＯ８と２個のＮＭ
Ｏ８とによって構成され、一方、第２基本単位セルには
、ポリシリコンゲート１３とＰ＋拡散層１４とを有する
ＰＭＯ８１個と、ポリシリコンゲート１３とＮ＋拡散−
層１５とを有するＮＭＯ８１個との対で構成されている
。この第２基本革位セルのトランジスタは、第１基本単
位セルのトランジスタに比べ、チャネル幅Ｗは同じであ
るが、ゲート長りを大きくなされ、その縦横比Ｗ／Ｌは
小さい。従って、このセルによって構成される回路の遅
延時間は大きくなる。
Ｏ８とによって構成され、一方、第２基本単位セルには
、ポリシリコンゲート１３とＰ＋拡散層１４とを有する
ＰＭＯ８１個と、ポリシリコンゲート１３とＮ＋拡散−
層１５とを有するＮＭＯ８１個との対で構成されている
。この第２基本革位セルのトランジスタは、第１基本単
位セルのトランジスタに比べ、チャネル幅Ｗは同じであ
るが、ゲート長りを大きくなされ、その縦横比Ｗ／Ｌは
小さい。従って、このセルによって構成される回路の遅
延時間は大きくなる。
次に、第２図に示すマスクパターン図を参照して本発明
の他の実施例について説明する。第２図は、第１基本単
位セル１１の間に、第２基本単位セル２２を挿入した例
を示している。第２基本単位セル２２は、ポリシリコン
ゲート２３とＰ“拡散層２４を有するＰＭＯＳ２個とポ
リシリコンゲート２３とＮ＋拡散層２５を有するＮＭＯ
８２個とによって構成される。この実施例における第２
基本単位セル２２のトランジスタは、先の実施例の第２
基本単位セル１２のトランジスタと比較してそのチャネ
ル幅Ｗが半分以下になされているので、縦横比Ｗ／Ｌは
さらに１／２以下になされている。
の他の実施例について説明する。第２図は、第１基本単
位セル１１の間に、第２基本単位セル２２を挿入した例
を示している。第２基本単位セル２２は、ポリシリコン
ゲート２３とＰ“拡散層２４を有するＰＭＯＳ２個とポ
リシリコンゲート２３とＮ＋拡散層２５を有するＮＭＯ
８２個とによって構成される。この実施例における第２
基本単位セル２２のトランジスタは、先の実施例の第２
基本単位セル１２のトランジスタと比較してそのチャネ
ル幅Ｗが半分以下になされているので、縦横比Ｗ／Ｌは
さらに１／２以下になされている。
これらのマスクを用いて形成された下地を有する半導体
基板を用いてゲート回路を構成するときに、遅延時間の
大きい回路を用いる必要がある場合には第２基本単位セ
ル１２乃至２２を用いてこれを形成することができるの
で、従来のように多数のセルをそのために使用しないで
済む、また、遅延時間の短い回路のみでゲート回路を構
成する場合には、これらのセルは使用することなく、適
宜その領域を配線領域として使用すればよい。
基板を用いてゲート回路を構成するときに、遅延時間の
大きい回路を用いる必要がある場合には第２基本単位セ
ル１２乃至２２を用いてこれを形成することができるの
で、従来のように多数のセルをそのために使用しないで
済む、また、遅延時間の短い回路のみでゲート回路を構
成する場合には、これらのセルは使用することなく、適
宜その領域を配線領域として使用すればよい。
［発明の効果コ
以上説明したように、本発明は、従来の敷き詰め型ゲー
トアレイの基本単位セルにゲート縦横比Ｗ／Ｌ（Ｗ：チ
ャネル幅、Ｌ：ゲート長）の小さいトランジスタを追加
することにより、遅延回路をコンパクトに構成できるた
め、チップ全体として高集積化を可能とし、また、基本
セルの効率的使用を可能とする効果がある。
トアレイの基本単位セルにゲート縦横比Ｗ／Ｌ（Ｗ：チ
ャネル幅、Ｌ：ゲート長）の小さいトランジスタを追加
することにより、遅延回路をコンパクトに構成できるた
め、チップ全体として高集積化を可能とし、また、基本
セルの効率的使用を可能とする効果がある。
また、遅延回路を構成する必要がない場合、第２基本単
位セルを使用することなく、その領域を適宜配線領域と
して使用することができるので、第２基本単位セルの存
在が通常のゲート回路の構成を阻害することはなく、こ
の場合にもコンパクトにゲート回路を構成することがで
きる。
位セルを使用することなく、その領域を適宜配線領域と
して使用することができるので、第２基本単位セルの存
在が通常のゲート回路の構成を阻害することはなく、こ
の場合にもコンパクトにゲート回路を構成することがで
きる。
第１図、第２図は、それぞれ、本発明の実施例を示すマ
スクパターン図である。 １１・・・第１基本単位セル、 １２．２２・・・第２
基本単位セル、 １３．２３・・・ポリシリコンゲート
、 １４．２４・・Ｐ＋拡散層、 １５．２５・・
・Ｎ＋拡散層。
スクパターン図である。 １１・・・第１基本単位セル、 １２．２２・・・第２
基本単位セル、 １３．２３・・・ポリシリコンゲート
、 １４．２４・・Ｐ＋拡散層、 １５．２５・・
・Ｎ＋拡散層。
Claims (1)
- ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとから構成される基本単位セルをチップ内部に
マトリクス状に配置した敷き詰め型ＣＭＯＳゲートアレ
イ集積回路において、前記基本単位セルは、（１）大多
数を占める第１基本単位セルと、（２）第１基本単位セ
ルのトランジスタとはゲート長および／またはチャネル
幅が異なるトランジスタによって構成され前記第１基本
単位セルの中に挟まれて配置される第２基本単位セルと
、から構成されていることを特徴とするＣＭＯＳゲート
アレイ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33004788A JPH02174259A (ja) | 1988-12-27 | 1988-12-27 | Ｃｍｏｓゲートアレイ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33004788A JPH02174259A (ja) | 1988-12-27 | 1988-12-27 | Ｃｍｏｓゲートアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174259A true JPH02174259A (ja) | 1990-07-05 |
Family
ID=18228183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33004788A Pending JPH02174259A (ja) | 1988-12-27 | 1988-12-27 | Ｃｍｏｓゲートアレイ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449731B2 (en) | 2004-03-24 | 2008-11-11 | Fujitsu Limited | Semiconductor gate circuit and delay circuit comprising series connected CMOS transistors |
-
1988
- 1988-12-27 JP JP33004788A patent/JPH02174259A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449731B2 (en) | 2004-03-24 | 2008-11-11 | Fujitsu Limited | Semiconductor gate circuit and delay circuit comprising series connected CMOS transistors |
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