JPS63255940A - 半導体集積回路のフアンクシヨンブロツク自動レイアウト方法 - Google Patents
半導体集積回路のフアンクシヨンブロツク自動レイアウト方法Info
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- JPS63255940A JPS63255940A JP62091151A JP9115187A JPS63255940A JP S63255940 A JPS63255940 A JP S63255940A JP 62091151 A JP62091151 A JP 62091151A JP 9115187 A JP9115187 A JP 9115187A JP S63255940 A JPS63255940 A JP S63255940A
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- 238000000034 method Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のファンクションブロック自動
レイアウト方法、特にＭＯＳトランジスタのチャネル長
およびチャネル幅が任意に設定できる半導体集積回路の
ファンクションブロック自動レイアウト方法に関する。
レイアウト方法、特にＭＯＳトランジスタのチャネル長
およびチャネル幅が任意に設定できる半導体集積回路の
ファンクションブロック自動レイアウト方法に関する。
従来、この種の半導体集積回路のファンクションブロッ
ク自動レイアウト方法は、ファンクションブロックのレ
イアウトが最適となる様に、チャネル長およびチャネル
幅が可変であるゲート多結晶シリコン層、拡散層、ウェ
ルイオン注入層より成る基本ＭＯＳトランジスタを、任
意のチャネル幅方向で任意の位置に配置し、これらの必
要個数の基本トランジスタのゲート、ソースおよびドレ
インを導電体層で結線してファンクションブロックを構
成している。またより回路規模の大きいファンクション
ブロックは上記のファンクションブロックを任意の方向
で任意の位置に配置し、それらのファンクションブロッ
ク間を導電体層で結線して構成している。さらに、基本
ＭＯ８）−ランジス、夕のチャネル長はレイアウト面積
を小さくし、トランジスタの特性を最大限に引き出すた
め設計基準を設けて許される最小の値とし、またチャネ
ル幅は希望する動作電位、信号伝播速度を得るために回
路ごとに最適設計とした値を用いてファンクションブロ
ックのレイアラ）・図を得ている。即ち、自動レイアウ
トにおいては、通常、チャネル長を固定し、回路要求に
応じてチャネル幅を変える方法をとっている。
ク自動レイアウト方法は、ファンクションブロックのレ
イアウトが最適となる様に、チャネル長およびチャネル
幅が可変であるゲート多結晶シリコン層、拡散層、ウェ
ルイオン注入層より成る基本ＭＯＳトランジスタを、任
意のチャネル幅方向で任意の位置に配置し、これらの必
要個数の基本トランジスタのゲート、ソースおよびドレ
インを導電体層で結線してファンクションブロックを構
成している。またより回路規模の大きいファンクション
ブロックは上記のファンクションブロックを任意の方向
で任意の位置に配置し、それらのファンクションブロッ
ク間を導電体層で結線して構成している。さらに、基本
ＭＯ８）−ランジス、夕のチャネル長はレイアウト面積
を小さくし、トランジスタの特性を最大限に引き出すた
め設計基準を設けて許される最小の値とし、またチャネ
ル幅は希望する動作電位、信号伝播速度を得るために回
路ごとに最適設計とした値を用いてファンクションブロ
ックのレイアラ）・図を得ている。即ち、自動レイアウ
トにおいては、通常、チャネル長を固定し、回路要求に
応じてチャネル幅を変える方法をとっている。
しかし、上述した従来の半導体集積回路のファンクショ
ンブロック自動レイアウト方法は、１個または複数個の
基本ＭＯＳトランジスタを任意のチャネル幅方向で配置
しその（■対的位置は変化させないため基本Ｍ ＯＳ
トランジスタのチャネル幅の値を変化したときには、異
なるファンクションプロ・Ｖりでは、ファンクションブ
ロックの高さ方向と、幅方向との何れも異なることが生
じて、このようなファンクションブロックを多種にわた
り数多く用いてレイアウトを行なっている回路規模の大
きいファンクションブロックでは、レイアウト上にむだ
な領域を生じ、集積度が低下し最適なレイアウトを自動
的に行なうことができないという欠点がある２ 本発明の目的は、異なるファンクションブロックで基本
ＭＯ３）−ランジスタのチャネル幅の値を変えても、フ
ァンクションブロックの高さあるいは幅の一方を変える
ことをなくすことにより、これらのファンクションブロ
ックを多種にわたり数多く用いてレイアウトを行なって
いる回路規模の大きいファンクションブロックに生じる
むだな領域を最小にし、最適な自動レイアウトが行なう
ことができる半導体集積回路のファンクションブロック
自動レイアウト方法を提供することにある、〔問題点を
解決するための手段〕 本発明の半導体集積回路のファンクションプロ・ツク自
動レイアウト方法は、チャネル幅を任意に設定できるＭ
ＯＳトランジスタから成る高さが一定で幅が可変である
ファンクションブロックにおいて、Ｍ ＯＳ トランジ
スタのチャネル幅方向がファンクションブロックの高さ
方向と垂直になるように全てのＭｏＳトランジスタを配
置したことにより構成される。
ンブロック自動レイアウト方法は、１個または複数個の
基本ＭＯＳトランジスタを任意のチャネル幅方向で配置
しその（■対的位置は変化させないため基本Ｍ ＯＳ
トランジスタのチャネル幅の値を変化したときには、異
なるファンクションプロ・Ｖりでは、ファンクションブ
ロックの高さ方向と、幅方向との何れも異なることが生
じて、このようなファンクションブロックを多種にわた
り数多く用いてレイアウトを行なっている回路規模の大
きいファンクションブロックでは、レイアウト上にむだ
な領域を生じ、集積度が低下し最適なレイアウトを自動
的に行なうことができないという欠点がある２ 本発明の目的は、異なるファンクションブロックで基本
ＭＯ３）−ランジスタのチャネル幅の値を変えても、フ
ァンクションブロックの高さあるいは幅の一方を変える
ことをなくすことにより、これらのファンクションブロ
ックを多種にわたり数多く用いてレイアウトを行なって
いる回路規模の大きいファンクションブロックに生じる
むだな領域を最小にし、最適な自動レイアウトが行なう
ことができる半導体集積回路のファンクションブロック
自動レイアウト方法を提供することにある、〔問題点を
解決するための手段〕 本発明の半導体集積回路のファンクションプロ・ツク自
動レイアウト方法は、チャネル幅を任意に設定できるＭ
ＯＳトランジスタから成る高さが一定で幅が可変である
ファンクションブロックにおいて、Ｍ ＯＳ トランジ
スタのチャネル幅方向がファンクションブロックの高さ
方向と垂直になるように全てのＭｏＳトランジスタを配
置したことにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のレイアラ１〜図である。１
は多結晶シリコン層（Ｐｏ１ｙＳｉ） 、２は拡散層と
第１アルミ層と、または多結晶シリコン層と第１アルミ
層とを導通させるコンタクト、３は第１アルミ層、４は
第１アルミ層と第２アルミ層とを導通させるスルー・ホ
ール、５は第２アルミ層、６はＰチャネルＭＯＳトラン
ジスタ、７はＮチャネルｉＶＩ ＯＳ ｌ”ランジスタ
、８はそれぞれのチャネル長方向を同一方向に取って２
つのＰチャネルＭＯＳトランジスタを配置し、チャネル
幅方向を上記２つのＰチャネルＭＯＳトランジスタのチ
ャネル幅方向と同一方向に取った２つのＮチャネル〜ｌ
０３）−ランジスタを配置し、アドレスデコード信号Ｉ
ＡＤとイネーブル信号ＩＥＮとを入力とした２人力Ｎ
Ａ Ｎ Ｄのレイアウト図、９はチャネル幅方向を同一
方向としてＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとを配置し、上記２人力ＮＡＮＤ８
の出力を入力としたＷｏｒｄ線駆動用のインバータのレ
イアウト図、１゜は２人力ＮＡＮＤ８のブロック図、１
１は上記インバータ９のブロック図でブロック図１０お
よび１１を接続することによりＷｏｒｄ線駆動回路のブ
ロック図となる。上述のレイアウトにおいては、２人力
ＮＡＮＤのブロックの高さとＷｏｒｄ線駆動用インバー
タのブロックの高さを同じとして、上記３つのＰチャネ
ルＭＯＳトランジスタのチャネル幅と上記３つのＮチャ
ネルＭＯＳトランジスタ幅を回路要求に応じそれぞれ任
意の値として構成される。なお、図中のブロック図とレ
イアウトとの間の点線はブロック図の幅方向がレイアウ
ト上の幅方向と対応している範囲を示している。従って
回路要求に応じて２人力ＮＡＮＤ８とＷｏｒｄ線駆動用
インバータ９とのレイアウトでは高さは一定で幅のみが
変わるため、この様な回路ブロックを多数必要とすると
きは、必要数だけ高さ方向にレイアウトするため無駄部
分を生ずることがない。
は多結晶シリコン層（Ｐｏ１ｙＳｉ） 、２は拡散層と
第１アルミ層と、または多結晶シリコン層と第１アルミ
層とを導通させるコンタクト、３は第１アルミ層、４は
第１アルミ層と第２アルミ層とを導通させるスルー・ホ
ール、５は第２アルミ層、６はＰチャネルＭＯＳトラン
ジスタ、７はＮチャネルｉＶＩ ＯＳ ｌ”ランジスタ
、８はそれぞれのチャネル長方向を同一方向に取って２
つのＰチャネルＭＯＳトランジスタを配置し、チャネル
幅方向を上記２つのＰチャネルＭＯＳトランジスタのチ
ャネル幅方向と同一方向に取った２つのＮチャネル〜ｌ
０３）−ランジスタを配置し、アドレスデコード信号Ｉ
ＡＤとイネーブル信号ＩＥＮとを入力とした２人力Ｎ
Ａ Ｎ Ｄのレイアウト図、９はチャネル幅方向を同一
方向としてＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとを配置し、上記２人力ＮＡＮＤ８
の出力を入力としたＷｏｒｄ線駆動用のインバータのレ
イアウト図、１゜は２人力ＮＡＮＤ８のブロック図、１
１は上記インバータ９のブロック図でブロック図１０お
よび１１を接続することによりＷｏｒｄ線駆動回路のブ
ロック図となる。上述のレイアウトにおいては、２人力
ＮＡＮＤのブロックの高さとＷｏｒｄ線駆動用インバー
タのブロックの高さを同じとして、上記３つのＰチャネ
ルＭＯＳトランジスタのチャネル幅と上記３つのＮチャ
ネルＭＯＳトランジスタ幅を回路要求に応じそれぞれ任
意の値として構成される。なお、図中のブロック図とレ
イアウトとの間の点線はブロック図の幅方向がレイアウ
ト上の幅方向と対応している範囲を示している。従って
回路要求に応じて２人力ＮＡＮＤ８とＷｏｒｄ線駆動用
インバータ９とのレイアウトでは高さは一定で幅のみが
変わるため、この様な回路ブロックを多数必要とすると
きは、必要数だけ高さ方向にレイアウトするため無駄部
分を生ずることがない。
以上説明したように本発明はゲート多結晶シリコン層、
拡散層、ウェルイオン注入層より成るチャネル幅および
チャネル長を任意の値にすることができる基本トランジ
スタを組合せてファンクションブロックのレイアウトを
行う場合に、基本トランジスタをチャネル幅方向が同一
方向となる様に配置することにより、回路上の要求から
基本とトランジスタのチャネル幅を任意の値に設定して
もファンクションブロックの高さを変化せずに最適な自
動レイアウトができるという効果がある。
拡散層、ウェルイオン注入層より成るチャネル幅および
チャネル長を任意の値にすることができる基本トランジ
スタを組合せてファンクションブロックのレイアウトを
行う場合に、基本トランジスタをチャネル幅方向が同一
方向となる様に配置することにより、回路上の要求から
基本とトランジスタのチャネル幅を任意の値に設定して
もファンクションブロックの高さを変化せずに最適な自
動レイアウトができるという効果がある。
第１図は本発明の一実施例のレイアウト図である。
１・・・多結晶シリコン層、２・・・コンタクト、３・
・・第１アルミ層、４・・・スルーホール、５・・・第
２アルミ層、６・・・ＰチャネルＭＯＳトランジスタ、
７・・・ＮチャネルＭＯＳトランジスタ、８・・・２人
力ＮＡＮＤのレイアウト、９・・・インバータのレイア
ウト、１０．・・・２人力ＮＡＮＤのブロック図、１１
・・・インバータのブロック図。 ７；イ、−１ 代理人 弁理士 内 原 音１−゛・′・。 ぐ゛・、
・・第１アルミ層、４・・・スルーホール、５・・・第
２アルミ層、６・・・ＰチャネルＭＯＳトランジスタ、
７・・・ＮチャネルＭＯＳトランジスタ、８・・・２人
力ＮＡＮＤのレイアウト、９・・・インバータのレイア
ウト、１０．・・・２人力ＮＡＮＤのブロック図、１１
・・・インバータのブロック図。 ７；イ、−１ 代理人 弁理士 内 原 音１−゛・′・。 ぐ゛・、
Claims (1)
- チャネル幅を任意に設定できるＭＯＳトランジスタから
成る高さが一定で幅が可変であるファンクションブロッ
クにおいて、ＭＯＳトランジスタのチャネル幅方向がフ
ァンクションブロックの高さ方向と垂直になるように全
てのＭＯＳトランジスタを配置したことを特徴とする半
導体集積回路のファンクションブロック自動レイアウト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091151A JPS63255940A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路のフアンクシヨンブロツク自動レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091151A JPS63255940A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路のフアンクシヨンブロツク自動レイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255940A true JPS63255940A (ja) | 1988-10-24 |
Family
ID=14018514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091151A Pending JPS63255940A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路のフアンクシヨンブロツク自動レイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255940A (ja) |
-
1987
- 1987-04-13 JP JP62091151A patent/JPS63255940A/ja active Pending
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