JPH0216845A - 車両用データ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の目的」 （産業上の利用分野） 本発明は車両に搭載される複数の搭載装置にそれぞれ接
続される通信装置を相互に接続してデータ通信を行なう
車両用データ通信装置に関り−る６のである。

（従来の技術） 近年においては装首内に適宜前説される複数の制御製置
にイれぞれ通信装置を設けると共に、これらの各通イ１
−装買内にフィクロコンピュータ等のデータ処理手段を
設りで各種のデータを複数の通（、？［置の間で相Ｕに
伝送するようにしたデータ通信システムがｆ、’Ｉ！某
されている（特開昭６０年１１６０６８５３公報）。

このような従来のデータ通ｆ８シスｊムでは第６図及び
第７図に示すＪζうに、ホストＣＩ）Ｕｌｌｏが共通の
データバス゛１２０を介して複数のΔブシｊンＣＰＵ１
１１，１１２，１１３．・・・、１１４と接続されてい
る。第６図に示ずように共通のブタバス１２０を形成Ｊ
−る接続線１−１−　Ｄ　Ａ　ＴＡはホスｈｃＰＵ１１
０からオプションＣＰＵ１１１゜・・・１１４にデータ
を伝送するための接続線であり、接続線０−１）Δ１−
△はΔブショｊンＣＰＵ１１１゜・・・１１７′Ｉから
ホスｉ・ＣＰｔＪ１１０Ｐｔ−タを伝送−りるための接
続線である。

第８図は第６図及び第７図に示した従来例のホストＣ［
〕（）１ゴ０、ＡブションＣＰ（Ｊ１’１１，１１２．
１１３．’ｌ’ｌ／Ｉの内部４１／ｉ成を示したブロッ
ク図（・ある。

第８図に示づように制御部ＣＣど、シンダムアクセスメ
モリＲΔと、人出力部Ｉ１０と、タイマ丁ど、通信用の
受イ、１１ノジスタＲＲと、送信割の送信レジスタＳ　
Ｆ＜どで４１．；成されている。

前述したｆｆ、Ｉ＋御８１ＳＣ’、　（Ｃとランダムア
クヒスメモリ［く△ど、送信レジスタＳＲと、受信レジ
スタＲＲと、入出力部Ｔ　／　０　＋；ｔ　、１通のパ
スラインを介して相ｎに接続されている。

フィン丁は一定の周期で・制御部ＣＧに対してタイマ割
込み１ｌＺｊ　号を出力する。また受信レジスタＲ１＜
はＪ１同期通信が可能であり、データの受信が完了する
と制御部ＣＣにり・１して受信割込みを発生Ｊる。、　
ｍ　（１，１ノジスタＳ１じ６同様に非同期通信が可能
であり、制御ＥＩ　ＣＣによりレットされにデータの′
Ｊｉｉ仇が完了りると制御部ＣＣに対して送信割り込み
を発生づる１゜ ランダムアクレスメしりＲ△は受信時の状態変化に応じ
Ｃ内容が変化づるレジスタＲＭＯＤＥと、送信割り込み
ＩＩＹの状態変化に応じて内容が変化り−るレジスター
ｒ’　Ｍ　ＯＤ　Ｉ　とを右する。また史にランダムア
クヒスメモリｌ−＜　Ａは仮想共通メモリＯＲΔＭをｂ
′４ｊＪる。この仮想其通メｔすＣＲＡＭには通信によ
り伝送される全ての情報が記憶され−Ｃいる。これらの
情や１１にはそれぞれのＣＰＵ１１０゜・・・、１１４
の伏臥１が含まれてＪ３す、それぞれのＣＰ　Ｕ　１１
０　、・・・、１１／ｌは自己のランダムアクセスメし
りＲΔに設（Ｊられた仮想Ｊξ通メ［すＣ［マΔＭを参
照づることにより、システム全体の情報をｊ！ｊること
が可能となっている。この場合、それぞれのＣＰＵの仮
想共通メモリ（、ＲＡＭの同一のアドレスの情報は７：
ｉに相Ｔｊに一致していな（］れば４丁らイｆいが、こ
れは次の３」、うにして行なわれる。

仔ＱのＣＩ）　ＬＪにおい−Ｃ１仮想共通メ−［すＣＲ
ΔＭのｉ−夕の変更を？ｒ　’、４：っだ場合には、接
続線ｊ］ＤＡＴＡまたは〇−Ｄ　Ａ　Ｔ　Ａを用いて伯
のＣＰＵに対して変更をｔ）なったデータの番地と変更
後のデータを送イ、）りる１、全てのＣＰＵは共通の接
続線Ｌｌ　−ＤΔ１Δ、しだはＯ−Ｄ　Ａ　Ｔ　Ａによ
り前述のデータを受イｈりるど、それぞれの仮想共通メ
七りＣＲＡＭの対応する番地のデータを変更づ゛る。

（発明が解決しようとげる課題） しかしながらＩＩＹ述した従来のデータ通信システムに
Ｊ３いで【、Ｌ１制９１１部ＣＧが共通のパスラインを
介して入出力部１１０どランダムアクレスメモリＲＡと
、送信レジスタＳ［くと、受信レジスタＲ１くど相！ｌ
に接続されでおり、データの送信若しくはγ−夕の受信
を行なうためのスラーータス信号の確認や仮想」し通メ
′［すＣＲＡＭど各レジスタとの間のデータの転送舌に
関する制御を制御部ＣＣからの制御指令に１．ｔづいて
行４丁うようにしていた。

従って制御部ＣＣが伯のオプションＣＰＵからの通信制
御に関覆る割り込みを受（〕ると、この割り込みの頻麿
が高い稈、制御部ＣＣによる本来の処理、即ら入出力処
理やデータ処Ｐ１が制約されるという不都合が生じた。

例えば１ｉｉｉ　：ｄ’＋　Ｌ／た従来のデータ通信シ
ステムを車両用のデータ通信システムに適用１−る場合
を名吟Ｊると、エンジンの制御に関ザるデータを伝送す
る場合には、それぞれの処理を行なうための制御部の通
常のリアルタイム制御が２ｍ秒から４ｍ秒の制御周期に
設定されており、この間に例えば３２バイトの情報を伝
送する場合には、１バイ１〜当り数十マイクロ秒から１
００マイクロ秒程度の時間を要づる。従ってこのような
通信制御のための７．１１り込みが数十マイクロ秒から
１００マイクロ秒角に発生することになる。

また第６図及び第７図に示ｉＪ−Ｊ：うなボストＣＰＵ
１１０がデータ通信に関Ｊる調整を行４Ｔうシステム全
体において、他のオアシコンＣＰＵ相互間でデータの伝
送を行なう際には、送信側のオプシ：１ンＣＰＵが−１
１小ス）−ＣＰ　Ｕヘデータを送信し、その後にホスｌ
−ＣＰ　ＬＪが受信側のオブシフンＣＰＵへアークを伝
送づるようにしており、そのためこのＪ二う４Ｉ：デー
タの転送を行４１うためのＡ−−バーヘッド０．１１間
を２２りるという問題が生じた。

このため処理能力の烏いマイクロコンビニＬ−り等を用
いて構成Ｊ゛る必殻が生じ、ざらにプ［１グラムが複卸
化Ｊるため、製）ｉｌ□Ｔ１ス１〜のｈ　’ｊ１と其に
製品開発に置時間を要Ｊるという問題が生じた。

本発明は１−記−・１１情に！Ｙ、みて４Ｉ：された６
ので、制御プ「」グラムを簡略化し、製造コストを更に
低減さＵることのでに′８る車両用データ通信装置を提
供りることを目的とげる。

［′ｆＦ、明の１１°４成１ （課題をｉｉｌ？決りるＩこめの手段）１記１］的を達
成覆るため本発明は第１図に示す−Ｊ、）に、複数の通
信装置１Ｊ１．・・・、Ｉｎを相互に接続し−Ｃ−成る
車両用データ通イ５装首にａ３い（、前記通信装置ｄ　
１は、ＥＩＥ制御千Ｂ２３と通信制御手段５５どを有し
、この通信制御手段５は、主制御手段３の制御に係るｆ
−タ等を格納Ｊる記憶手段５０ど、前記記憶・Ｆ段５０
と前記主制御手段３との間のデータの処理を行なう第１
の処理手段３０と、前記記憶手段５０と他の通信製’Ｖ
Ｊ　１　ｎとの間でブタの処理を行イ１つ第２の処理手
段７０とをイコして構成しｌご。

（作用〉 本発明にお（プる車両用データ通信製ｆｆ−７において
は枚数の通信装置１ａ、・・・、Ｉｎのそれぞれに主制
御手段３と、通信制御手段５どを右し、またこの通信制
御手段５は第１の処理手段３０と記憶１段５０及び第２
の処理手段７０を右している。

この記憶手段５０は、例えばそれぞれの通信装置に設番
］られる」制御手段の間Ｃ共有される。

第１の処理手段３０は主制御手段３と記憶手段５０との
間でデータのｉηき込み及び読み出しに係る処理舌−を
行なうと共に、第２の処理手段７０は記憶手段５０ど他
の通信装置１ｎどの間でデータの出さ込み及び読み出し
に関Ｊる処理等を実行する。従って各通信装防間におい
ては主制御手段３を介Ｊることなく、データ通信を行な
うことがでさ、また４−制（〕１１１手段は自己の装置
Ｎ内の記憶手段５０の内容を参照することにより、曲の
通信装置６の状態を認識できる。

（実施例） 以下本発明に係る一実施例を図面を参照して詳１１１に
説明りる。

まず第２図を参照して本発明が適用される車両用データ
通信装置の全体的な構成について説明づる。

ＣＰ　ＬＪ　１１　ａと通イ［；制御装置１３ａとで通
信装置１△を構成Ｊる１、このＪ、う４」゛複数の通信
装置１Ａ、ＩＢ、・・・、が通信アドレス線３１及び通
信データ線３３を介して相互に接続されている。

ＣＰＵ１１ａはマイク［］：」ンピュータで９ににり形
成されており、例えば通信装置１Δが、エンジンの制御
装置に設りられているどきには、エンジンの制御に係る
制御を行なうと共に、図示しないメインコン［−［１−
ラ等とのデータ通信に関する制御を実行りる。このＣＰ
Ｕ１１ａと通信制御装置１３ａとはアドレス情報を伝送
するためのアドレスバスｉ５ａと、ライン信号を伝送す
るためのライ１ル信ｇ線ｉ７ａと、リード信号を伝送す
るためのリード信月線１９ａと、データ情報を伝送する
ためのデータバス２１ａとで相Ｈに接続されている。

以−Ｊｌのような接続構成は伯の通信装置１Ｂ、１０、
・・・、においても同様である。

通信アドレス線３１には通信アドレス発生器３５が接続
されでいる。通信アドレス発生器３５はいわゆる５Ｉ次
のＭ系列１゛３号を発１づ゛る発生回路と、このＭ系列
符号をパルス幅変調（ＰＷＭ）する変調回路とを内蔵し
てＪｌす、パルス信号による所定のアドレス情報を出力
する。

次に第３図を参照して第２図に示した通信制御装置１３
ａの内部構成をｉＴ細に説明づる。

通信制御Ｖ＜　ｉｉ！　１３　ａは制御装置インフッ１
−−ス部４１と、アクセスタイミングコントローラ４３
と、分散」を右メモリ４５と、データ通信部４７とで構
成されている。

まず制御装「ツインタフエース部４１を説明する。

制御装「ｊインフッ］−−ス部４１はレジスタセレクク
５１と、間接アドレスレジスタ５３と、アドレスｆ」−
ダ５５と、−１−：込みデータレジスタ５７と、読出し
データレジスタ５９とで構成されている。

レジスタレレクタ５１はアドレスバス１５ａを介してＣ
ＰＵ１１ａと接続されている。またレジスタ［？レクタ
５１は接続線６１を介して間接アドレスレジスタ５３、
書込みデータレジスタ５７、読出しγ−タレジスタ５９
及びアクヒスタイミングコント［１−ラ／Ｉ３のそれぞ
れと接続されており、ＣＩ）Ｕｌｌａからのアドレス情
報に幇づいてレジスフセレクト信号５１ａをぞれぞれの
装置へ送出り゛　る　。

間接アドレスレジスタ５３はライト信号線１７ａを介し
てＣＰｔＪｌｌａと接続されている。また間接）７ドレ
スレジスタ５３は−ｆデータス２１ａを介してＣＰＵ１
１ａと接続されている。更にこの間接アドレスレジスタ
５３はアドレスデー１−グ５５と接続されており、アド
レス情報をアドレスデコーダ５５へ送出リ−る。

Ｊ）込みデータレジスタ５７はライト信号線１７ａを介
してＣＰＬＪｌｌａと接続されており、ＣＰＵ１１ａか
らのライ］・信号Ｗ　Ｒを入力覆る。また古込みデータ
レジスタ５７はデータバス２１ａを介してＣＰＵ１１ａ
と接続されており、ＣＰ　Ｕ　１１ａからのデータ情（
・１１を入力１−る。また書込みデータレジスタ５７は
信号線６３を介してアクレスタイミングコントローラ４
３と接続されてｄ３す、このアクヒスタイミングコント
ローラ４３からの出カイネーブル仏″；′ｉ４３　ａを
人力する。また書込みデータレジスタ５７はメモリデー
タバス６５を介して分散共有メ七り４５と接続されてい
る。

読出しデータレジスタ５９はリード信号線１９ａを介し
てＣＰＵ１１ａと接続されており、ＣＰＵ１１ａからの
リード信号ＲＤを入力覆る。また読出しデータレジスタ
５９はデータバス２１ａを介してＣＰＵ１１ａと接続さ
れており、読み出されたデータ情報をデータバス２１ａ
を介してＣＰＵ１１ａへ伝送づる。また読出しデータレ
ジスタり≦）は（ｒ−）　；’ｒ線６７を介してアクセ
スタイミングコン１−１１−ラ４３ど接続されており、
このアクレスタイミングコント［］−ラ４３からのラッ
チ信号４３ｂを入力する。

アドレスデコーダ５５はメモリアドレスバス６９を介し
てアクヒスタイミングコントローラ４３及び分散共有メ
ーしり４５のイれぞれと接続されており、ｎｒｒ述した
間接アドレスレジスタ５３からのアドレス情報をアクセ
スタイミングコン１−ローラ４３及び分ｊ；り共有メ［
す／ｌ　５へ送出する。Ｊ：たアドレスデコーダ５５は
信号線７１を介してアクセスタイミングコントローラ／
Ｉ　３と接続されており、このアクレスタイミングコン
［−ローラ４３からの出力切換１ｕ号／Ｉ３Ｃを入力す
る。

アクヒスタイミングコントローラ４３は信号線７３及び
７５を介して分散共有メ［す４５と接続されており、信
１号線７３を介してメモリリード信号／１３ｂを出力づ
ると共に、信号線７５を介してメ七リライ１〜イＦ：号
／４３Ｑを出カリ−る。

次にデーク通１ム部４７の内部構成を説明する。

ｊ゛−タ通イニ一部４７はアドレスデコーダ８１と、通
信アドレスレジスタ８３と、受信データレジスタ８５と
、送（１；γ−タレジスタ８７とで構成されている。

アドレスデ］−り８１は信号線９１を介して制御信号Ｓ
１を入力すると共に、信号線９３を介して制御化＞：４
３２を入力する。これらの制御信号Ｓ１及びＳ２は適宜
の制御手段例えばＣＰＬＪｌｌａから出力される。アド
レスデコーダ８１は制御信号＄１及びＳ２に基づい（通
信データ線３３を伝送されるデータが送信データである
か又は受信ブタであるかを判別し、この判別結果に応じ
て送受信切換信ｆ’ｒ　８１　ａを出力づ′る。またア
ドレスデコーダ８１はメモリアドレスバス６９を介して
分散共有メモリ４５と接続されている。またアドレスデ
コーダ８１は通信アドレスレジスフ８３と接続されてお
り、この通信アドレスレジスタ８３からのアドレス情報
をメモリアドレスバス６９を介して出力づ゛る。またア
ドレスデコーダ８１は信号ｔ！１１７１を介してアクセ
スタイミングコントローラ４３と接続されており、この
アクセスタイミングコン１〜ローラ４３からの出力ＶＪ
換倍信号−３０を入力１１る。またアドレスデコーダ８
１は信９線９５を介して）ツクレスタイミングコン１−
ローラ／１３、受信データレジスタ８５、送信データレ
ジスタ８７のイれぞれと接続され−（おり、これらの装
置に対して送受１ｇ切切換局８１ａを出力する。

通信）７ドレスレジスクＥ３３は通イバ７７ドレス線３
１を介して他の通イΔ装置と接続されており、これらの
他の通信装置からのアドレス情報を入力覆る。

受信データレジスタ８５はメ七すデークバス６５を介し
て分散共有メモリ４５と接続されＣいる。

また受１；、デークレジスタ８５は通信データ線３３を
介して他の通（ｉｊ装置と接続されて４３す、これらの
他の通信制御装置から受信したデータをメ［−リデータ
バス６５を介して出力覆る３゜ 送信データレジスタ８７はメ［リデータバス６５を介し
て分１１り共有メ七り４Ｆ）と接続されている。

更に送（３データレジスタ８７は信号線９９を介してｊ
′クロスタイミング］ン１〜［１−ラ４３と接続されで
ｉ１５す、シ７クレスタイミング］ン１〜ローラ４３か
らのンップイ１−＋”ｊ’１３０を入カリ−る。また送
信データレジスタ８７は通信データ線３３を介して他の
通信装置と接続されており、分散共有メモリ４５からの
データ情報を通信データ線３３を介して他の通信装置へ
１ム送する。

このデータ通イ１１部４７は例えば特願昭６０年５８２
７１’；ｊに開示りるようなザイクリックな時分割多重
通信方式によりデータ通（＝４を実行する。

以上説明した通信制御装置１３ａの内部構成は他の通信
制御装置１３ｂ、１３ｃ及び１３ｄにおいてし同様であ
り詳細な説明を省略する。

次に第４図を参照して分散共有メモリ４５の記憶領域の
割り当てについてβ１明する。

通信アドレス発生器３５が５次のＭ系列符号によるパル
ス信号を出力づ−ることがら、アドレス１番地から３１
番地までを指定Ｊることができ、第４図に示すようにア
ドレス１番地から８番地までをＣＰＵ１１ａに割り当て
るど共に、アドレス９番地からアドレス１６番地までを
ＣＰＵ１１ｂへ割り当でている。また同様にアドレス１
７番地からアドレス２４番地までをＣＰＵ１１ｃへ割り
当てると共に、）アドレス２５番地から３１番地までを
ＣＰ　Ｕ　１１　ｄへ割り当てている。

従って通信制御装置１３ａに内蔵された分散共有メ（す
／Ｉ５では７ドレス１番地からアドレス８番地までの記
憶領域が送信エリアとして設定され、この送信］−リア
に格納された情報が伯の通信制御装置へ送信される。同
様にアドレス９番地から３１番地までは受信エリアとし
て設定され、この受信エリアには対応づ′る通信装置か
らの受信情報が格納される。

このＪ、うな分散共有メしり４５の記憶領域の割り当て
は他の通信制御装置１３ｂ、１３ｃ、１３ｄにおいてム
同様である。即ち伯の通信！！ｉ固内に設りられた分１
１り共有メモリでは当該通信装置内に存在するＣ　Ｐ　
ＬＪに対して割り当てられた記憶領域が送信エリアに設
定されると共に、他のＣＰＵに割り当てられた記憶領域
が受信エリアに設定される。

次に第５図を参照して動作を説明リ−る。

まずＣｐＨ１１ａによるデータの占き込み動作について
説明り−る。

ＣＰＵ１１ａは古き込むべきデータをデータバス２１ａ
を介して川ぎ込みデータレジスタ５７へ出力する。次に
ＣＰＵ１１ａはデータを書き込むためのアドレス情報を
間接アドレスレジスタ５３へ出力する。またＣＰＵ１１
ａはライト信号ＷＲをライト信号線１７ａを介して出力
する。アクセスタイミングコントローラ４３はライ］・
信号線１７ａを介してライ１−信号ＷＲを人力すると、
ＣＰＵ　１１　ａからのデータの占込みであることを判
別し、メしリライト化５’ｒ　４３８を分散共有メモリ
４５へ出力する。このメモリライト信号４３ｅは第５図
（Ａ）に示すパルス信号ＣＫ１に同期して出力される。

このとぎアドレスデコーダ５５は間接アドレスレジスタ
５３からのアドレス情報をメモリアドレスバス６９を介
して分散共有メモリ４５へ出力づる。このとぎアクセス
タイミングコントローラ４３は第５図（Ｃ）に示すよう
な出力切換信号４３　Ｃをアドレスデコーダ５５へ出ノ
ｊしており、この出力切換信号４．３０のＨレベルの期
間だ１ノアドレスデコーダ５５からアドレス情報が出力
される。

またアクセスタイミングコントローラ４３は出力イネー
ブル信号４．３　ａを前述した出力切換信号４３ｃの１
−ルベルの期間に同期して用込みデータレジスタ５７へ
出力１−る。これにより出込みデータレジスタ５７はＣ
ＰＵ１１ａからのデータ情報を出力イネーブル（ｉｊ号
４３ａに同期して分散共有メモリ／ｌ巳ｉへ出力す“る
１゜ 従って分散共有メＬす／Ｉ５では間接アドレスレジスタ
５３によって指定されたアドレス即ち送信データエリア
のアドレスに対して書込みデータレジスタ５７からのデ
ータ情報が格納される。

次にＣＰＬＪｌｌａによるデータの読出し動作について
説明りる。

ＣＩ）Ｕｌｌａは読み出Ｊ−べきデータが格納された分
散共有メモリ４５のアドレス情報を間接アドレスレジス
タ５３へ出力する。このときアドレス情報の最」−位の
ビット信号をデータの読出し若しくは７１１込みを識別
づるためのフラグとして’ＦＩＱ定づ−ることができる
。

アクセスタイミングコント１」−ラ４．３はＣＰ　Ｕｌ
ｌａからのライ１〜信ｒ５　Ｗ　Ｒによりアドレス情報
が間接アドレスレジスタ５３に書き込まれたことを検出
りると、ラッチ信号４３ｂを読出しデータレジスタ５つ
へ出力り゛る。このラッチ信号４３１）は第５図（Ａ）
に示Ｊパルス信号ＣＫ１のタイミングに同期して出力さ
れる。またアクレスタイミングコントローラ４３は第５
図（Ｃ）に承りような出力切換信号／１３ｃをアドレス
デコーダ５５へ出力づ“る。これにＪ：リアドレスデコ
ーダ５５５は間接アドレスレジスタ５３からのアドレス
情報を出力切換信号４３ｃの１−ルベルの期間だ【ノ分
散共有メモリ４５へ出力ザる。Ｊ：たアクレスタイミン
グ」ントローラ４３がメモリリード信号／１３ｄを分散
共イ＋メ［す４５へ出力する。これにＪ、り分散共有メ
七り４５はアドレスデコーダ５５によって指定されたア
ドレスに格納された情報を前述したメモリリード信号４
３ｄに同Ｉｌｌ］　Ｌ　’Ｕ順次出力する。。

この分散」ξ有メモリ４５から出力されるデータ情報は
メモリデータバス６５を介して読出しデータレジスタ５
９へりえられる。、ＣＰＵ１１ａはデータの読出し動作
を開始してｌｐ　＋ら、所定時間、例えば第５図（Δ）
に示づ」、うにパルス信号ＣＫ１の周期を２Ｔとり−る
と、周期３１に相応する時間の粁過後読出しデータレジ
スタ５９に格納されたデータを順次読み出り。

前述した所定時間即ら周期３丁に相応でる時間としては
、例えば第５図（Δ〉に示したパルス信号ＣＫ１を５　
Ｍ　ｌ−Ｉ　Ｚとづると、３００　ｎ秒に設定される。

次に通信制ｔｌＤ装置ｉ′１１３ａと他の通信装置との
間におｌ−Ｊるデータの通１８制御について説明Ｊる。

通信制御装置１３ａに内蔵されたデータ通信部４７ど他
の通信制御装置に内蔵されたデータ通信部どの間ではい
わゆるリイクリックな時分割多重通１８方式が採用され
る（特願昭６０年５８２７１号）。

通信アドレスレジスタ８３は通信アドレス線３１を介し
て通（１”、アドレス発生器３５からのアドレス情報を
順次人力する１、続い（）！ドレスデコーダ８１は通信
アドレスレジスタ８３からのアドレス情報を第５図（Ｃ
）に示びょうな出力切換信号４３Ｃの１−レベルの期間
だ（ツメ［リアドレスバス６９を介して出力Ｊる。また
このアドレスデコーダ８１は制御信号Ｓ１及びＳ２に基
づいて受信データか若しくは送信データかを示すための
送受信切換信号８１ａを出力ηる。この送受信切換信号
８１ａにＬｌづいて受信データレジスタ８５または送信
データレジスタ８７が起動される。

次に通（＋ｉ制御装置１３ａから他の通信制ｉ装置へデ
ータを送信１Ｊる場合の動作について説明する。

アドレスデコーダ８１が送（５□データである旨の送受
信切換信号８１ａをアクセスタイミングコン［−［１−
ラ４３へ出力すると、このアクセスタイミングコン１〜
ローラ４３はラッチ信号４３ｑを送（Ｍデータレジスタ
８７へ出力する。このラッチ信号４３ｇは第５図（Ｂ）
に示（゛パルス信号ＣＫ２に同期して出力される。また
このときアクレスタイミングコン［・［１−ラ４３はメ
モリリード信号４３ｄを分散共有メモリ４５へ出力する
。またこのとき分散其右メしり／１５ではメモリアドレ
スバス６９を介してアドレスデコーダ８１からのアドレ
ス情報が与えられでおり、このアドレス情報に対応した
記憶領域、即ち送信データエリアに格納されたデータ情
Ｉ１１がメ−［リデータバス６５を介して順次出力され
る。従って送信データレジスタ８７ではラップ−信号４
３りに同期して分散共有メｔす４５から読み出された情
報が順次ラッチされる。この送信データレジスタ８７に
ラッチされたデータ情報は通信データ線３３を介しで送
信される。

次に通１１５制御装置１３ａが他の通信制御装置からの
データを受信する場合の動作について説明づる。

アドレスデコーダ８１が受信データである旨の送受信Ｑ
）換イゐ号８１ａを受信データレジスタ８５へ出力づる
ど、受信データレジスタ８５が起動される。これにより
通１．二１データ線３３を介して１０（の通信制御装置
Ｎからのデータが受信データレジスタ８５へ人力される
１、またアクセスタイミングコン１〜ローラ／Ｉ　３が
アドレスデコーダ８１からの送受信切換信号８１８を入
力すると、出力イネーブル信号４３ｆを受１古データレ
ジスタ８５へ出力する。

この出カイネーブル信＋３４３［は第５図（Ｃ）に示す
ような出力切換信号４３０のＬレベルの期間だけ出力さ
れる。これににり受信データレジスタ８５は受イ１１デ
ータを順次メモリデータバス６５を介しＣ出力りる、１
このとぎアクセスタイミング」ントローラ４３はメ−（
ニリライ１へ信号４３　ｅを分散其右メ七り４５へ出力
する。このメモリライト信’ｙ”ｉ　４３　ｅは第５図
（Ｂ）に示すようなタイミング伝号ＣＫ２に同期して出
力される。従って分散共有メモリ４５で【ま受信データ
レジスタ８５からの受イ５データがアドレスデコーダ８
１によって指定されたアドレス即ち受（Ｃｉデータエリ
アのアドレスに格納される。

以上説明した）ＩＭ信副制御装置１３ａ動作は他の通信
制御装置１３ｂ、１３ｃ及び１３ｄにおいても同様であ
る。

また第２図に示しｔこ実施例では４つの通信装置を相Ｕ
に接続した場合を例に取って説明しＩこが、本発明【よ
これに限定されることなく、適宜の数の通信部］Ｎを相
Ｕに接続り−ることができる。

以」−説明してさ・たまうに複数の通信制御装置１３ａ
　、１３ｂ　、１３ｃ・・・のそれぞれに内蔵された分
散共イ１メしり／１．５にはそれぞれ特定の記憶領域に
対応して同一のデータ情報が格納されることから、ぞれ
ぞれのＣＰＵ１１ａ　、　１　ｌｂ　、　１１ｃ　−・
・は他の通信装置とデータ通信を行なうことなく、自己
の通信装置内に内蔵された分散共有メモリ４５に格納さ
れた情報内容を読み取ることにより他の通信装置の状態
を容易に認識することができる。

また、全ての通信装置が送信を終了し、次に送信を行な
うまて゛の時間を各ＣＰＵの行なう制御の周期Ｊ：すλ
０り１．Ω定すると、各ＣＩ）　Ｕは常に新しいデータ
を用いて、リアルタイムに制御が可能である。

なお分散共有メ七り４５として制ｔ１１１装首インタフ
１−ス部どの間でデータの読出し及び書込みを行なうた
めの第１のポー１−と、データ通信部との間でデータの
読出し及び占込みを行なうための第２のボー１へどを備
えたいわゆるデュアルポートタイプのメモリを用いて構
成づると、回路構成を更に簡略化りることができる。

［発明の効果１ 以上説明してさたにうに本発明によれば共通のパスライ
ンを介して他の通信装置と通信することなく複数の通信
装置に内蔵される各制御手段は自己の通信装置内に内蔵
される共有メモリどの間でデータの書込み及び読出しを
実行することにより、他の通信装置の状態を認識できる
ようにしたことから、制御手段の制御処理に係る負担を
低減させることができ、装置構成を簡略化づることがで
きる。これにより更に一］ストの低減を図ることができ
る。

【図面の簡単な説明】

第１図はクレーム対応図、第２図は本発明が適用される
小雨用データ通信装置の全体構成を示したブロック図、
第３図は第２図の通信制御装置の内部構成を示したブロ
ック図、第４図は第３図に示１ノだ分散共１１メモリの
記憶領域の割当てを示した説明図、第５図は第２図及び
第３図の動作を示した信−］波形図、第６図、第７図及
び第８図は従来例を示したブロック図である。 ｌａ、　　　・・・　、１ｎ　　　・・・　通　イ１１
　装　ＩＦＪ３・・・主制御手段 ５・・・通信制御手段 ３０・・・第１の処理手段 ５０・・・記憶手段 ７０・・・第２の処理１段 代理人　弁理ＩＴ　　　三　好　保　男第１

Claims (1)

1. 【特許請求の範囲】 　複数の通信装置を相互に接続して成る車両用データ通
   信装置において、 前記通信装置は、主制御手段と通信制御手段とを有し、 この通信制御手段は、主制御手段の制御に係るデータ等
   を格納する記憶手段と、 前記記憶手段と前記制御手段との間のデータの処理を行
   なう第１の処理手段と、 前記記憶手段と他の通信装置との間のデータの処理を行
   なう第２の処理手段と、 を有することを特徴とする車両用データ通信装置。