JP2670912B2 - 通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信装置に関し、更に詳
述すれば、バッファメモリ、特に送受信のために通信デ
ータをバッファリングするバッファメモリに関する。

【０００２】

【従来の技術】アメリカ合衆国では1995年以降、乗用車
に関してブライアン法案による規制の実施が予定されて
いる。

【０００３】この法案では、1995年時点での燃費が1988
年に比して20％向上していること、また2000年時点では
同じく40％向上していることを条件にアメリカ合衆国内
での乗用車の販売が認められる。乗用車の燃費を向上さ
せるためには、車体の軽量化が最も効果的である。この
車体の軽量化を達成するには、ワイヤハーネスを削減し
て配線を簡素化することが可能な車内LAN の導入が有効
である。

【０００４】また、アメリカ合衆国カリフォルニア州の
大気資源委員会(CARB:Carifornia Air Resouces Board)
では1994年モデル以降の乗用車に関して、大気資源保護
の目的から、排ガスに関連した規制の実施を予定してい
る。この規制では、 NOx及びHC, CO等の有害物質の排出
量を現時点よりも減少させる必要が有ることは勿論、更
に乗用車のエンジン制御ユニットにそのユニットに接続
される各種センサ, 排ガス制御部品 (触媒等) の劣化、
あるいは故障を検知してユーザに知らせるオンボードダ
イアグノッシスと称される自己診断機能を備えることが
要求されている。このための故障診断データ及びデータ
転送フォーマットの仕様についても既にSAE-J1850 又は
ISO-9141として公表されている。

【０００５】一方、上述の規制とは関係なく、近年の乗
用車の制御ユニットの高機能化及び機能の多種類化に伴
って、自己診断機能用のネットワークを乗用車内に張り
巡らせて種々の制御ユニットの動作をモニタする技術が
既に導入されている。また、制御ユニットのみならず、
ナビゲーションシステム，オーディオシステム，エアコ
ンディション，電話等の種々のシステムの操作，表示の
ネットワーク化が進みつつある。このような観点から
も、乗用車に対する車内LANの導入が不可欠になりつつ
ある。

【０００６】

【発明が解決しようとする課題】以上のように、今後の
乗用車の軽量化,高機能化等のために主として乗用車内
のワイヤハーネスの削減と配線の簡素化が可能な車内LA
N の導入は不可欠であり、そのためには前述のSAE-J185
0 又はISO-9141の仕様に準拠した通信装置を使用する必
要がある。

【０００７】本発明は以上のような事情に鑑みてなされ
たものであり、主としてＳＡＥ−Ｊ１８５０又はＩＳＯ
−９１４１の仕様に準拠した通信装置、特にそのバッフ
ァメモリの提供を主たる目的とする。

【０００８】

【課題を解決するための手段】本発明の通信装置は、そ
の送受信すべき情報を格納する複数のバッファを有する
バッファメモリに、送信すべき情報及び受信すべき情報
それぞれの状態に関する情報を格納するステータスレジ
スタを全バッファよりも少なくとも１個多く、送信すべ
き情報の送信状態に関する情報を格納する送信エラーレ
ジスタを送信すべき情報を格納するバッファと少なくと
も同数、受信すべき情報の受信状態に関する情報を格納
する受信エラーレジスタを受信すべき情報を格納するバ
ッファよりも少なくとも１個多く、受信すべき情報それ
ぞれを送信した他の通信装置に関する情報を格納するソ
ースアドレスレジスタを受信すべき情報を格納するバッ
ファよりも少なくとも１個多く、送信すべき情報が送信
された場合にその情報を受信すべき通信装置から返送さ
れる情報を格納する返信情報レジスタを送信すべき情報
を格納するバッファと少なくとも同数備えており、更に
送信バッファ又は受信バッファに情報が格納される場合
に、使用可能な１個のバッファを指定する手段と、その
情報に関連する種々の情報を上述の各種レジスタに格納
する際にバッファに対応付けられた各１個のレジスタを
指定するレジスタ指定手段を備えている。

【０００９】また、本発明の通信装置は、送信バッフ
ァ，受信バッファの使用バッファ数を計数するカウンタ
及びステータスレジスタの使用数を計数するカウンタを
備え、この計数値とレジスタ指定手段の指定値とに従っ
てレジスタ指定手段の異常を検出するように構成されて
いる。

【００１０】更に、本発明の通信装置は、送信バッファ
には割付けられていないアドレスが割付けられた送信情
報書込み完了レジスタと受信バッファには割付けられて
いないアドレスが割付けられた受信情報読出し完了レジ
スタとを備え、送信情報の書込みに際しては、書込まれ
るべきデータが書込まれた後に所定のデータが出力され
ると共に送信情報書込み完了レジスタに割付けられたア
ドレスが出力されて所定のデータが送信情報書込み完了
レジスタに格納され、また受信情報の読出しに際して
は、読出されるべきデータが読出された後に所定のデー
タが出力されると共に受信情報読出し完了レジスタに割
付けられたアドレスが出力されて所定のデータが受信情
報読出し完了レジスタに格納されるように構成されてい
る。

【００１１】

【作用】本発明の通信装置では、送信バッファ又は受信
バッファに格納される情報に対応する種々の情報がそれ
ぞれの元の情報が格納されているバッファと相互に関連
付けられたレジスタに格納されるため、それらの情報が
同一属性の情報として管理される。

【００１２】また、本発明の通信装置では、レジスタ指
定手段の異常が検出可能なので、各レジスタの管理が容
易になる。

【００１３】更に、本発明の通信装置では、送信情報の
書込みに際して書込まれるべきデータが書込まれた後に
所定のデータが送信情報書込み完了レジスタに格納さ
れ、また受信情報の読出しに際して読出されるべきデー
タが読出された後に所定のデータが受信情報読出し完了
レジスタに格納されるので、送信情報の書込み及び受信
情報の読出しが完了したことが簡易な構成にて確実に検
出される。

【００１４】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００１５】図１は本発明の通信装置のバッファメモリ
の構成の概略を示すブロック図である。

【００１６】ここで、本発明の通信装置の構成を説明す
る前に、まず図４の本発明の通信装置の全体構成を示す
ブロック図を参照してデータの送信及び受信の際の全体
のデータの流れについての概念を説明する。

【００１７】図４において、本発明の通信装置８はマイ
クロコンピュータ91と LAN伝送路90との間に位置し、マ
イクロコンピュータインタフェイスブロック (以下、マ
イクロコンピュータIFブロックという) 11と、バッファ
メモリブロック９と、 LANインタフェイスブロック (以
下、LAN IFブロックという)10 とから構成されている。

【００１８】マイクロコンピュータ91から LAN伝送路90
へデータを送信する場合のデータ列の転送はマイクロコ
ンピュータ91から参照符号18a, 18, 13, 13aにて示すよ
うにデータ列がマイクロコンピュータIFブロック11, バ
ッファメモリブロック９, LAN IFブロック10を順次転送
されて LAN伝送路90へ送出される。

【００１９】具体的には、参照符号18a にて示すよう
に、送信データ列はマイクロコンピュータ91から通信装
置８中のマイクロコンピュータIFブロック11へ転送さ
れ、次に参照符号18にて示すように、バッファメモリブ
ロック９へ転送され、更に参照符号13にて示すように、
LAN IFブロック10へ転送され、最後に参照符号13a にて
示すように、LAN IFブロック10から LAN伝送路90へ送出
されて送信動作の完了となる。

【００２０】なお、上述のような送信データ列の転送タ
イミングの一連の制御はマイクロコンピュータIFブロッ
ク11, バッファメモリブロック９, LAN IFブロック10の
各ブロックにて行われる。

【００２１】次に LAN伝送路90からマイクロコンピュー
タ91にデータ列が受信される場合の受信データ列の転送
方向について説明する。

【００２２】LAN伝送路90から受信されたデータ列はLAN
IFブロック10から参照符号15a, 15, 20, 20aにて示す
ようにデータ列がLAN IFブロック10, バッファメモリブ
ロック９, マイクロコンピュータIFブロック11を順次転
送されてマイクロコンピュータ91に入力される。

【００２３】具体的には、参照符号15a にて示すよう
に、受信データ列は LAN伝送路90から通信装置８中のLA
N IFブロック10へ転送され、参照符号15にて示すよう
に、バッファメモリブロック９へ転送される。そして、
参照符号20にて示すように、受信データ列及び受信デー
タ列に関する同一属性を有するデータがマイクロコンピ
ュータIFブロック11に転送され、参照符号20a にて示す
ように、マイクロコンピュータ91にデータ列が転送され
る。

【００２４】なお、上述のような受信データ列の転送の
タイミングの一連の制御は送信の場合と同様に、マイク
ロコンピュータIFブロック11, バッファメモリブロック
９,LAN IFブロック10の各ブロックにて行われる。

【００２５】上述のような図４に示されている通信装置
８中のバッファメモリブロック９内に図１に示されてい
るバッファメモリが配置されている。

【００２６】次にバッファメモリの構成例をその構成の
概略を示すブロック図である図１を参照して説明する。

【００２７】バッファメモリは、大きく分けると、送信
バッファ１と、受信バッファ群２と、送信データ列及び
受信データ列 (以下、データ列をフレームと表現し、送
信データ列を送信フレーム, 受信データ列を受信フレー
ムという) の状態 (ステータス) を管理するためのデー
タが格納されるレジスタ群 (以下、ステータスレジスタ
群という) ３と、１フレームのデータ転送状態をそれぞ
れ格納する複数のレジスタからなるレジスタ群５と、１
フレーム中の特定のデータをそれぞれ格納する複数のレ
ジスタからなるレジスタ群６とで構成されている。

【００２８】送信バッファ１は、送信データ列を格納す
る複数のレジスタにて構成されており、１組が備えられ
ている。

【００２９】受信バッファ群２は、第１，第２受信バッ
ファ2a, 2bの２組が備えられている。それぞれの受信バ
ッファ2a, 2bは受信フレームをそれぞれ１フレーム格納
する複数のレジスタにて構成されている。

【００３０】ステータスレジスタ群３は、上述の如く、
送信フレーム及び受信フレームの状態を管理するための
データがそれぞれ１データ格納される第１，第２，第
３，第４ステータスレジスタ3a, 3b, 3c, 3dにて構成さ
れている。

【００３１】レジスタ群５は、送信エラーレジスタ４と
受信エラーレジスタ群5dとで構成されている。

【００３２】送信エラーレジスタ４は、１組の送信フレ
ームの送信状態に関するデータが格納されるレジスタで
ある。また、受信エラーレジスタ群5dは、１組の受信フ
レームの受信状態に関するデータがそれぞれ格納される
第１，第２，第３受信エラーレジスタ5a, 5b, 5cにて構
成されている。

【００３３】レジスタ群６は、ソースアドレスレジスタ
群6dと返信RSP レジスタ７とで構成されている。

【００３４】ソースアドレスレジスタ群6dは、１組の受
信フレーム中の特定のデータをそれぞれ格納する第１，
第２，第３ソースアドレスレジスタ6a, 6b, 6cにて構成
されている。また、返信RSP レジスタ７は、１組の送信
フレームに関する特定のデータを格納するレジスタであ
る。

【００３５】次に、本発明の通信装置のバッファメモリ
の具体的な構成を示す図２及び図３を参照して、更に具
体的に本発明の通信装置のバッファメモリの構成につい
て説明する。

【００３６】送信バッファ１は、１フレーム分の送信フ
レームを構成する複数のデータをそれぞれ格納するため
の15のレジスタにて構成されている。送信バッファ１の
各レジスタは８ビット(1バイト) のデータ容量であり、
先頭アドレス側から順に、メッセージ長, 優先コード,
デスティネーションアドレス, ソースアドレス, タイプ
フォーマット／ダイアグモードの各データ, 最大10バイ
トの通信データがそれぞれ格納される。

【００３７】受信バッファ群２は、受信されたフレーム
を２フレーム分格納できる。このため、受信バッファ群
２には同一構成の第１及び第２受信バッファ2a及び2bが
備えられている。各受信バッファ2a, 2bはそれぞれ１フ
レーム分の受信フレームを構成する複数のデータをそれ
ぞれ格納するための16のレジスタにて構成されている。
第１及び第２受信バッファ2a及び2bの各レジスタは８ビ
ット(1バイト) のデータ容量であり、先頭アドレス側か
ら順に、メッセージ長, 優先コード, デスティネーショ
ンアドレス, ソースアドレス, タイプフォーマット／ダ
イアグモードの各データ, 最大10バイトの通信データ,
CRCデータがそれぞれ格納される。

【００３８】第１，第２，第３，第４ステータレジスタ
3a, 3b, 3c, 3dは、上述の送信バッファ１に格納されて
いる１送信フレーム及び両受信バッファ2a及び2bに格納
されている２受信フレーム、更に両受信バッファ2a及び
2bにそれぞれ受信フレームが格納されている場合に第３
のフレームの受信が要求された場合にそれらの状態を管
理するためのデータをそれぞれのフレームについて１デ
ータずつ格納する。

【００３９】送信エラーレジスタ４は、送信バッファ１
に格納された送信フレームの送信状態のデータ、即ちエ
ラー発生があったか否かを示すデータが格納される。

【００４０】受信エラーレジスタ群5dの第１, 第２, 第
３受信エラーレジスタ5a, 5b, 5cは上述の受信バッファ
2a,2bに格納された２受信フレーム及び両受信バッファ2
a,2bに既に受信フレームが格納されている場合に更に第
３のフレームの受信が要求された場合にそれらの受信状
態のデータ、即ちエラー発生があったか否かを示すデー
タが格納される。

【００４１】ソースアドレスレジスタ群6dの第１, 第
２, 第３ソースアドレスレジスタ6a,6b, 6cは上述の受
信バッファ2a, 2bに格納されている受信フレーム及び上
述の第３のフレーム中の第４バイト目のデータであるソ
ースアドレスをそれぞれ格納する。

【００４２】返信RSP レジスタ７は、送信フレームを送
信した場合に受信側から返送されてくる返信レスポンス
(以下、返信RSP という) を格納する。

【００４３】次に、送信バッファ１及び受信バッファ群
２の両受信バッファ2a, 2bのアドレス構成について、そ
れを示す図５の模式図を参照して説明する。

【００４４】送信バッファ１は、８ビットを１バイトと
して構成されたデータ列を15バイト(他に１バイトの未
使用領域がある）格納可能なメモリ領域を有する。ま
た、両受信バッファ2a及び2bは共に８ビットを１バイト
として構成されたデータ列を16バイト格納可能なメモリ
領域を有している。

【００４５】送信バッファ１の書込みアドレス1WA 及び
読出しアドレス1RA は16進表示で"00"から"0F"までのア
ドレスが共通に割付けられている。また、第１受信バッ
ファ2aの書込みアドレス2aWA及び読出しアドレス2aRAは
16進表示で"10"から"1F"までが共通に割付けられてい
る。更に、第２受信バッファ2bの書込みアドレス2bWA及
び読出しアドレス2bRAも16進表示で"20"から"2F"までが
共通に割付けられている。

【００４６】なお、送信バッファ１及び受信バッファ群
２以外の各レジスタについては、図６に示す如くアドレ
スが割付けられている。ここで、アドレス"7E"及び"7F"
のTXレジスタ書込み完了レジスタ64及びRXレジスタ読出
し完了レジスタ67については後述する。

【００４７】ここで、送信バッファ１に格納される送信
フレームを構成するデータ及びその配列について図７の
模式図を参照して説明する。

【００４８】図７において、参照符号100 にて示されて
いる範囲が送信バッファ１に格納される送信データ群で
ある。このデータ群は、メッセージフィールド102 であ
る送信フレームと、このメッセージフィールド102 のメ
ッセージ長 (バイト数) を示すデータが格納されるメッ
セージ長フィールド101 とで構成されている。

【００４９】メッセージフィールド102 は、４バイトの
通信制御データ群フィールド110 と、本来の通信データ
が格納されるフィールドである最大10バイトの通信デー
タ群フィールド120 とで構成されている。通信制御デー
タ群フィールド110 の各１バイトのフィールドは、優先
コード, デスティネーションアドレス, ソースアドレ
ス, タイプフォーマット／ダイアグモードの各データが
格納されるフィールド111, 112, 113, 114になってい
る。

【００５０】この送信フレームの通信データ群フィール
ド120 はそれぞれの送信フレームによりバイト数が異な
り、従って送信フレーム全体のメッセージ長は不定であ
る。このため送信データ群100 のメッセージ長フィール
ド101 にはメッセージフィールド102 のバイト数が格納
される。但し、最大は14バイトである。

【００５１】このような送信データ群100 が送信バッフ
ァ１に格納されるのであるが、具体的には以下の如く格
納される。

【００５２】送信バッファ１の両アドレス1WA, 1RAの"0
0"の１バイトの領域にはメッセージ長フィールド101 が
格納される。アドレス"01"乃至"04"の４バイトの領域に
は通信制御データ群110 を構成する４バイトのデータが
それぞれ格納される。即ち、通信制御データ群110 の各
データは、アドレス"01"の第１バイトに優先コードのフ
ィールド111 が、アドレス"02"の第２バイトにデスティ
ネーションアドレスのフィールド112 が、アドレス"03"
の第３バイトにソースアドレスのフィールド113 が、ア
ドレス"04"の第４バイトにタイプフォーマット／ダイア
グモードのフィールド114 がそれぞれ格納される。アド
レス"05"乃至"0G"までの10バイトの領域はｎ（ｎは１か
ら10まで) 個の通信データ群にて構成される通信データ
群フィールド120 の各フィールドが格納される。

【００５３】次に、両受信バッファ2a, 2bに格納される
受信フレームのデータ及びデータ配列についてその構成
を示す図８の模式図を参照して説明する。

【００５４】図８において参照符号200 にて示されてい
る範囲が両受信バッファ2a, 2bに格納されるデータ群で
ある。このデータ群は、メッセージフィールド102 及び
CRCバイトデータが格納される CRCフィールド203 とで
構成される受信フレーム202にこの受信フレーム202 の
メッセージ長を示すメッセージ長フィールド201 が付加
されて構成されている。

【００５５】メッセージフィールド102 は、４バイトの
通信制御データ群フィールド110 と、本来の通信データ
が格納されるフィールドである最大10バイトの通信デー
タ群フィールド120 とで構成されている。通信制御デー
タ群フィールド110 の各１バイトのフィールドは、優先
コード, デスティネーションアドレス, ソースアドレ
ス, タイプフォーマット／ダイアグモードの各データが
格納されるフィールド111, 112, 113, 114になってい
る。

【００５６】この受信フレーム2a, 2bの通信データ群フ
ィールド120 はそれぞれの受信フレームによりバイト数
が異なり、従って送信フレーム全体のメッセージ長は不
定である。このため受信データ群200 のメッセージ長フ
ィールド201 にはメッセージフィールド102 のバイト数
に CRCフィールド203 のバイト数を付加したバイト数が
格納される。但し、最大は受信フレームでは CRCフィー
ルド203 が付加されるため、送信データ群のメッセージ
長フィールド101 とは異なって15バイトである。

【００５７】このような受信データ群が両受信バッファ
2a, 2bのいずれかまたは双方に格納されるのであるが、
具体的には以下の如く格納される。

【００５８】第１受信バッファ2aの両アドレス2aWA, 2a
RAの”10”の１バイトの領域にはメッセージ長フィール
ド201 が格納される。アドレス”11”乃至”14”の４バ
イトの領域には通信制御データ群110 を構成する４バイ
トのデータがそれぞれ格納される。即ち、通信制御デー
タ群110 の各データは、アドレス”11”の第１バイトに
優先コードのフィールド111 が、アドレス”12”の第２
バイトにデスティネーションアドレスのフィールド112
が、アドレス”13”の第３バイトにソースアドレスのフ
ィールド113 が、アドレス”14”の第４バイトにタイプ
フォーマット／ダイアグモードのフィールド114 がそれ
ぞれ格納される。アドレス”15”乃至”1G”までの10バ
イトの領域はｎ（ｎは１から10まで) 個の通信データ群
にて構成される通信データ群フィールド120 の各フィー
ルドが格納される。そして、たとえば通信データ群フィ
ールド120 が最大の10個の通信データにて構成されてい
る場合は、アドレス”1F”の１バイトの領域には CRCフ
ィールド203 が格納される。

【００５９】なお、第２受信バッファ2bについても基本
的には同様であり、両アドレス2bWA, 2bRAの上位側がい
ずれも第１受信バッファ2aの場合の"1" が"2" になる点
のみが異なる。

【００６０】以上を要約すれば、送信バッファ１に格納
される送信データ群100 と両受信バッファ2a, 2bに格納
される受信データ群200 との相違点は、送信バッファ１
又は受信バッファ2a, 2bのアドレスの下位４ビット側
が"F" である領域に格納される第16バイトのみである。
即ち、送信データ群100 では第16バイトは未使用であ
り、受信データ群200 ではたとえば通信データ群フィー
ルド120 が最大の10個の通信データにて構成されている
場合は、第16バイトは CRCフィールド203 として使用さ
れている。そして、送信バッファ１に割付けられている
アドレス1WA, 1RAは上位４ビットが16進表示で"0" に固
定されており、下位４ビットを"0"から"F"(実際には"G"
まで) に順次的に変化させれば16バイトの送信バッフ
ァ１内の固有のアドレスを指定することが可能になって
いる。

【００６１】また第１受信バッファ2aに割付けられてい
るアドレス2aWA, 2aRAは上位４ビットが16進表示で"1"
に固定されており、下位４ビットを"0" から"F" に順次
的に変化させれば16バイトの第１受信バッファ2a内の固
有のアドレスを指定することが可能になっている。更
に、第２受信バッファ2bに割付けられているアドレス2b
WA, 2bRAは上位４ビットが16進表示で"2"に固定されて
おり、下位４ビットを"0" から"F" に順次的に変化させ
れば16バイトの第２受信バッファ2b内の固有のアドレス
を指定することが可能になっている。

【００６２】つまり、バッファメモリブロック９に対す
るアドレス指定は、その８ビットアドレスの内の上位４
ビットで送信バッファ１，第１受信バッファ2a又は第２
受信バッファ2bのいずれかが指定され、下位４ビットで
それらの各１バイトの領域が指定される。

【００６３】次に、このようなアドレス構成を有する送
信バッファ１及び受信バッファ群２のアドレス発生のた
めの構成について説明する。

【００６４】図９は送信バッファ１及び受信バッファ群
２のたのアドレス発生機構の要部の構成を示すブロック
図である。なお、図９上で右側にLAN IFブロック10が、
左側にマイクロコンピュータIFブロック11がそれぞれ位
置している。

【００６５】図９において、参照符号14a はLAN IFブロ
ック10から与えられている４ビットのアドレス信号であ
り、デコーダ150 に入力される。このデコーダ150 には
４ビットカウンタ151 が接続されており、そのカウント
値の出力信号14b がデコーダ150 に入力される。デコー
ダ150 はLAN IFブロック10から与えられているアドレス
信号14a を上位４ビットとし、カウンタ151 の出力信号
14b を下位４ビットとして８ビットのアドレス信号14を
発生し、送信バッファ１, 第１受信バッファ2a,第２受
信バッファ2bにそれぞれ与える。

【００６６】カウンタ151 の出力信号14b は比較器153
にも与えられており、またこの比較器153 からカウンタ
151 へはリセット信号RS1 が与えられている。

【００６７】参照符号15a, 15bはそれぞれLAN IFブロッ
ク10から第１受信バッファ2a, 第２受信バッファ2bへの
入力データ信号を示しており、参照符号13は送信バッフ
ァ１からの出力データ信号を示している。そして、この
送信バッファ１からの出力データ信号13はメッセージ長
レジスタ152 にも与えられていて、送信バッファ１に格
納されている送信データ群がLAN IFブロック10へ出力さ
れる際にその先頭に位置するメッセージ長のデータがこ
のメッセージ長レジスタ152 に格納される。

【００６８】なお、このメッセージ長レジスタ152 に格
納されたメッセージ長のデータは比較器153 に与えられ
る。そして、比較器153 はメッセージ長レジスタ152 か
ら与えられるメッセージ長のデータとカウンタ151 のカ
ウント値の出力信号14b とを比較し、一致した時点でカ
ウンタ151 へ出力している前述のリセット信号RS1をア
クティブにする。

【００６９】一方、参照符号17a はマイクロコンピュー
タIFブロック11から与えられている４ビットのアドレス
信号であり、デコーダ160 に入力される。このデコーダ
160には４ビットカウンタ161 が接続されており、その
カウント値の出力信号17b がデコーダ160 に入力され
る。デコーダ160 はマイクロコンピュータIFブロック１
１から与えられているアドレス信号１７ａ を上位４ビ
ットとし、カウンタ161 の出力信号17b を下位４ビット
として８ビットのアドレス信号17を発生し、送信バッフ
ァ１, 第１受信バッファ2a, 第２受信バッファ2bに与え
る。

【００７０】カウンタ161 の出力信号17b は比較器163
にも与えられており、またこの比較器163 からカウンタ
161へはリセット信号RS2 が与えられている。

【００７１】参照符号20a, 20bはそれぞれ第１受信バッ
ファ2a, 第２受信バッファ2bからマイクロコンピュータ
IFブロック11への出力データ信号を示しており、参照符
号18はマイクロコンピュータIFブロック11から送信バッ
ファ１への入力データ信号を示している。そして、第１
受信バッファ2a, 第２受信バッファ2bからマイクロコン
ピュータIFブロック11へのの出力データ信号20a, 20bは
セレクタ164 を介してメッセージ長レジスタ162に与え
られていて、両受信バッファ2a, 2bに格納されている受
信データ群がマイクロコンピュータIFブロック11へ出力
される際に、その先頭に位置するメッセージ長のデータ
がこのメッセージ長レジスタ162 に格納される。

【００７２】なお、このメッセージ長レジスタ162 に格
納されたメッセー長のデータは比較器163 に与えられ
る。そして、比較器163はメッセージ長レジスタ162 か
ら与えられるメッセージ長のデータとカウンタ161 のカ
ウント値の出力信号17b とを比較し、一致した時点でカ
ウンタ161 へ出力している前述のリセット信号RS2 をア
クティブにする。

【００７３】次に、上述のような図９のブロック図に示
されている構成のアドレス発生機構の動作の一例とし
て、送信バッファ１にメッセージフィールド102 のメッ
セージ長が11バイト (メッセージ長は"0B") でこれに１
バイトのメッセージ長フィールド101 が付加されている
送信フレームが格納されており、これがLAN IFブロック
10へ読出される場合について説明する。なお、図10はそ
の場合の上述の図９の各構成要素の出力信号の状態及び
送信バッファ１へのデータの書込みの状態を示すタイミ
ングチャート、図11はその手順を示すフローチャートで
ある。なお図９のブロック図に示されている各構成要素
は図示されていないクロックに同期して動作するものと
する。

【００７４】まず、図10(a) に示す如く、LAN IFブロッ
ク10側から４ビットのアドレス信号14a が出力されてい
る。このアドレス信号14a はその４ビットの値が16進表
示で"0" に固定されている。この時点ではカウンタ151
は起動していないため、その出力信号14b は、図10(b)
に示す如く、16進表示で"0" である。従って、デコーダ
150 から出力されるアドレス信号14は、図10(c) に示さ
れているように、アドレス信号14a を上位４ビットと
し、カウンタ151 の出力信号14b を下位ビットとする16
進表示で"00"になる。このアドレス信号"00"により送信
バッファ１のアドレス"00"がアクセスされてそのアドレ
スに格納されているメッセージ長データ"0B"が出力デー
タ信号13としてLAN IFブロック10側へ出力されると共
に、その下位４ビットのデータ"B" が図10(e) に示す如
く、メッセージ長レジスタ152 に格納される (図11のス
テップＳ1)。

【００７５】メッセージ長レジスタ152 にデータが新た
に格納されることにより、図10(f)に示す如く、比較器1
53 からカウンタ152 へ与えられているリセット信号RS1
がノンアクティブになってカウンタ151 が起動してカ
ウントを開始する (図11のステップＳ2)。このカウンタ
151 のカウント値の出力信号14b は図10(b) に示す如
く、その４ビットにより16進表示で"0" から"1", "2"と
順次カウントアップしてゆく。従って、デコーダ150 か
ら出力されるアドレス信号14も、図10(c) に示す如く、
16進表示で"00", "01", "02"…と順次インクリメントさ
れる。これにより、送信バッファ１の各アドレスが順次
アクセスされることになり、それぞれのアドレスに格納
されている各１バイトのデータがクロック同期により送
信バッファ１から順次的に読出されて出力データ信号13
としてLAN IFブロック10へ出力される (図11のステップ
Ｓ3)。

【００７６】上述のようにしてアドレス信号14a が"0"
に固定されたままでカウンタ151 が順次カウントアップ
することにより、送信バッファ１の各アドレスが順次ア
クセスされて送信フレームの各バイトのデータがLAN IF
ブロック10側へ出力されるが、この間、比較器153 はメ
ッセージ長レジスタ152 に格納されているメッセージ長
のデータ"B" とカウンタ151 のカウント値の出力信号14
b とを比較している (図11のステップＳ4)。そして、比
較器153 による比較結果が一致しない間は、上述のよう
にカウンタ151 のカウントアップが継続される (図11の
ステップＳ6)。やがて、カウンタ151 の出力信号が"B"
になった時点で比較器153 による比較結果が一致するの
で、比較器153 はカウンタ151 に出力しているリセット
信号RS1をアクティブにする (図11のステップＳ5)。こ
れにより、カウンタ151 はカウントアップを停止し、送
信バッファ１からの送信フレームの読出しが完了する。

【００７７】また、マイクロコンピュータIFブロック11
側のデコーダ160, 4ビットカウンタ161,メッセージ長レ
ジスタ163,比較器163 の動作も上述のLAN IFブロック10
側のデコーダ150,４ビットカウンタ151,メッセージ長レ
ジスタ152,比較器153 と基本的には同様である。但し、
マイクロコンピュータIFブロック11側へは両受信バッフ
ァ2a, 2bから受信フレームが出力されるので、メッセー
ジ長レジスタ162 へのメッセージ長データの入力をセレ
クタ164 にて選択するようにしている。

【００７８】従って、上述のLAN IFブロック10側の動作
と同様に、デコーダ160 へ入力されるアドレス信号17a
を”１”，”２”のいずれかに固定してカウンタ161 を
カウントアップすることにより、第１受信バッファ2a,
第２受信バッファ2bのいずれかをアクセスしてそれらに
格納されている受信データをマイクロコンピュータIFブ
ロック11が読込むことが可能である。

【００７９】次に、送信フレームの最後の１バイトであ
る CRCフィールド203 に格納されるCRCバイトについて
説明する。

【００８０】図12は本発明の通信装置を LAN伝送路90に
２組接続して相互間で通信を行う場合の構成を示すブロ
ック図である。

【００８１】図12において、参照符号8a, 8bはそれぞれ
本発明の通信装置を示し、それぞれマイクロコンピュー
タ91a, 91bが接続されている。また両通信装置8a, 8bは
それぞれ送信ドライバ96a, 96b及び受信ドライバ97a, 9
7bを介して LAN伝送路90と接続されている。

【００８２】両車載用伝送プロセッサ8a, 8bにはそれぞ
れ前述の如くLAN IFブロック10a, 10b, バッファメモリ
ブロック9a, 9a, マイクロコンピュータIFブロック11a,
11bが備えられており、それぞれの参照符号にａが付加
されている通信装置8aとマイクロコンピュータ91a とで
構成されるユニットをノードＡ、それぞれの参照符号に
ｂが付加されている通信装置8bとマイクロコンピュータ
91b とで構成されるユニットをノードＢとする。

【００８３】ここでは一例として、ノードＡからノード
Ｂへ通信する場合について説明する。この場合、通信デ
ータの流れは図12に参照符号99を付与し矢符にて示す如
き方向になる。

【００８４】まず、ノードＡのマイクロコンピュータ91
a からマイクロコンピュータIFブロック11a を介してバ
ッファメモリブロック9a内の送信バッファ１に前述のよ
うなデータ配列の送信フレームが前述のようなアドレス
の割付けに従って格納される。

【００８５】次に、送信バッファ１に格納された送信フ
レームは、LANIFブロック10a へ転送され、ここでその
メッセージフィールド102 に対して CRC演算が行われ
る。この CRC演算の結果は送信バッファ１に格納されて
いる送信フレームが送信ドライバ96a を通じて LAN伝送
路90へ送出される際に送信フレームの末尾に付加され
る。

【００８６】ノードＢでは、ノードＡから送出された送
信フレームを受信フレームとして LAN伝送路90から受信
ドライバ97b を通じて受信する。LAN IFブロック10b
は、受信フレームのメッセージフィールド102 と CRCフ
ィールド203 とに対して CRC演算を行うと共に、メッセ
ージフィールド102 と CRCフィールド203 とのバイト数
を計数してその結果を受信フレームのメッセージ長フィ
ールド201 のデータとし、前述のデータ配列及びアドレ
ス割付けに従って第１受信バッファ2aまたは第２受信バ
ッファ2bに書込む。

【００８７】ここで一例として、ノードＡからノードＢ
へ送信されたフレームの通信データ群フィールド120 に
格納されていた通信データ群が５バイトである受信フレ
ームが第１受信バッファ2aに格納された場合の状態を図
13の模式図に示す。

【００８８】図13に示されているように、 CRCバイトは
第１受信バッファ2aのアドレス"1A"に格納されており、
送信フレームの一連のデータ列の最後に位置する。なお
この場合、アドレス"1B"から"1F"までの各領域は使用さ
れない。また、たとえば通信データ群が最大の10バイト
ある場合には CRCバイトはアドレス"1F"に格納されるこ
とになる。

【００８９】次に、本発明の通信装置のバッファメモリ
の具体的な制御に関して、図面を参照して説明する。

【００９０】図14は本発明の通信装置内におけるアドレ
ス信号及びデータ信号の入出力の関係を示す模式図であ
り、図15はバッファメモリに対するデータの入出力の関
係を示す模式図であり、図16及び図17はバッファメモリ
の主として制御信号及びアドレス信号の入出力の関係を
示す模式図である。なお、図16の下側と図17の上側とは
連続している。

【００９１】図14及び図16の参照符号12は、LAN IFブロ
ック10からバッファメモリブロック９へ与えられるアド
レス信号であり、図16に示す如く、送信バッファ１の読
出しアドレス信号 (以下、送信読出しアドレス信号とい
う) である。この送信読出しアドレス信号12は、より具
体的には、前述のアドレス発生機構により生成されるア
ドレス信号14が送信バッファ１を指定する場合のアドレ
ス信号である。

【００９２】図14及び図15の参照符号13は送信バッファ
１からLAN IFブロック10へ出力されるデータ出力信号で
あり、送信読出しアドレス信号12により指定された送信
バッファ１のアドレスに格納されている送信フレームの
データが出力される。

【００９３】図14及び図16の参照符号14は、LAN IFブロ
ック10からバッファメモリブロック９へ与えられるアド
レス信号 (以下、受信書込みアドレス信号という) であ
る。この受信書込みアドレス信号14は、より具体的に
は、受信バッファ群２, ステータスレジスタ群３, 送信
エラーレジスタ４, 受信エラーレジスタ群5d, ソースア
ドレスレジスタ群6d及び返信RSP レジスタ７への書込み
アドレス信号である。

【００９４】図14及び図15の参照符号15は、LAN IFブロ
ック10からバッファメモリブロック９へ入力される受信
フレームのデータ信号 (以下、受信書込みデータ信号と
いう) である。

【００９５】図14及び図16の参照符号16は、受信書込み
データ信号15をLAN IFブロック10から与えられている受
信書込みアドレス信号14により指定されたバッファ及び
レジスタ群へ書込む信号 (以下、受信書込み信号とい
う) である。

【００９６】図13及び図16中の参照符号17は、マイクロ
コンピュータIFブロック11からバッファメモリブロック
９へ与えられるアドレス信号 (以下、マイクロコンピュ
ータIFブロック11からのアドレス信号という) である。
このアドレス信号17は、より具体的には、送信バッファ
１への書込みアドレス信号, 及び受信バッファ群２,ス
テータスレジスタ群３, 送信エラーレジスタ４, 受信エ
ラーレジスタ群5d, ソースアドレスレジスタ群6d及び返
信RSP レジスタ７の読出しアドレス信号である。

【００９７】図14及び図15の参照符号18は、マイクロコ
ンピュータIFブロック11からバッファメモリブロック９
へ与えられる送信フレームのデータ信号であり、図15に
示されているように、送信バッファ１への書込みデータ
信号 (以下、送信書込みデータ信号という)である。

【００９８】図14及び図16の参照符号19は、送信書込み
データ信号18をマイクロコンピュータIFブロック11から
のアドレス信号17により指定された送信バッファ１のア
ドレスに書込む信号 (以下、マイクロコンピュータIFブ
ロック11からの書込み信号という) である。

【００９９】図14及び図15の参照符号20は、受信バッフ
ァ群２, ステータスレジスタ群３,送信エラーレジスタ
４, 受信エラーレジスタ群5d, ソースアドレスレジスタ
群6d及び返信RSP レジスタ７の読出しデータ信号 (以
下、受信読出しデータ信号という) であり、図14に示す
ように、バッファメモリブロック９からマイクロコンピ
ュータIFブロック11への受信フレームのデータ出力信号
である。

【０１００】図16の参照符号21は３進アップダウンカウ
ンタで構成されたデータ数カウンタである。このデータ
数カウンタ21は、受信バッファ群２への書込みが完了し
た場合にアップカウントし、受信バッファ群２の読出し
が完了した場合にダウンカウントすることにより、受信
バッファ群２内に存在するフレーム数をカウントし、そ
のカウント値出力信号24を出力する。

【０１０１】また、同じく参照符号22は５進アップダウ
ンカウンタで構成されたステータス数カウンタ22であ
る。このステータス数カウンタ22は、ステータスレジス
タ群３への書込みが完了した場合にアップカウントし、
読出しが完了した場合にダウンカウントすることによ
り、ステータスレジスタ群３内に存在するデータ数をカ
ウントし、そのカウント値出力信号30を出力する。

【０１０２】次に、受信バッファ群２, ステータスレジ
スタ群３,送信エラーレジスタ４,受信エラーレジスタ群
5d, ソースアドレスレジスタ群6d及び返信RSP レジスタ
７への書込み制御を行うブロックの構成と概略動作につ
いて説明する。

【０１０３】参照符号 23aはLAN IFブロック10側からバ
ッファメモリブロック９に対するデータの入出力を制御
する第１制御部であり、受信書込みアドレス信号14と受
信書込み信号16, 更に受信書込みデータ信号15により受
信バッファ群２, ステータスレジスタ群３, 送信エラー
レジスタ４, 受信エラーレジスタ群5d, ソースアドレス
レジスタ群6d及び返信RSP レジスタ７への書込み信号を
生成する。第１制御部23a の具体的な構成を図18のブロ
ック図に示す。

【０１０４】第１制御部23a は、アドレスデコーダ68,
第１制御回路70，第２制御回路71，第３制御回路72， A
NDゲート35a, 44a及びオーバーラン検出回路69等にて構
成されている。

【０１０５】アドレスデコーダ68は、LAN IFブロック10
から与えられる受信書込みアドレス信号14をデコードし
て受信バッファ群２への書込みアドレス信号68a, 送信
エラーレジスタ４への書込みアドレス信号68b, 受信エ
ラーレジスタ群5dへの書込みアドレス信号68c, ソース
アドレスレジスタ群6dへの書込みアドレス信号68d 及び
返信RSP レジスタ７への書込みアドレス信号68e として
出力する。

【０１０６】第１制御回路70は、上述の受信バッファ群
２への書込みアドレス信号68a と受信書込み信号16とに
従って受信バッファ群２への書込み信号 (以下、受信バ
ッファ書込み信号という) 27を生成する。この受信バッ
ファ書込み信号27は、データ数カウンタ21のカウント値
が"2" である場合、つまり両受信バッファ2a, 2bのいず
れにもデータが書込まれており、なおかつ読出しがされ
ていない状態であることを示している場合 (以下、この
状態を受信バッファフル状態という) には生成されな
い。このため、第１制御回路70には、受信バッファフル
状態になるとセットされる信号 (以下、受信バッファフ
ルフラグという) 79がデータ数カウンタ21から与えられ
ている。

【０１０７】第２制御回路71は、上述の受信エラーレジ
スタ群5dへの書込みアドレス信号68c と送信エラーレジ
スタ４への書込みアドレス信号68b と受信書込み信号16
とに従ってステータスレジスタ群３への書込み信号 (以
下、ステータス書込み信号という) 33を生成する。この
ステータス書込み信号33は、ステータス数カウンタ22の
カウント値が"4" である場合、つまり全てのステータス
レジスタ3a, 3b, 3c,3dにデータが書込まれており、な
おかつ読出しがされていない状態を示している場合 (以
下、この状態をステータスフル状態という) には生成さ
れない。このため、第２制御回路71には、ステータスフ
ル状態になるとセットされる信号 (以下、ステータスフ
ルフラグという) 80がステータス数カウンタ22から与え
られている。

【０１０８】また、第２制御回路71では、ステータス書
込み信号33の発生後にステータスレジスタ群３への書込
みが完了したことを知らせる信号、即ちステータス書込
み完了信号31も生成している。更に、このステータス書
込み完了信号31はステータス数カウンタ22にそのアップ
カウントクロックとして与えられている。

【０１０９】参照符号35は送信エラーレジスタ４への書
込み信号 (以下、送信エラー書込み信号という) であ
り、上述のアドレスデコーダ68からの送信エラーレジス
タ４への書込みアドレス信号68b と受信書込み信号16と
の論理積を ANDゲート35A でとることにより生成される

【０１１０】オーバーラン検出回路69は、受信書込みデ
ータ信号15中のオーバランデータを検出し、このオーバ
ランデータがバッファメモリ内に格納された後にオーバ
ーラン検出フラグ81を発生する。

【０１１１】第３制御回路72は、上述の受信エラーレジ
スタへの書込みアドレス信号68c と受信書込み信号16と
に従って受信エラーレジスタ群5dへの書込み信号 (以
下、受信エラー書込み信号という) 37を生成し、ソース
アドレスレジスタ群6dへの書込みアドレス信号68d と受
信書込み信号16とに従ってソースアドレスレジスタ群6d
への書込み信号 (以下、ソースアドレス書込み信号とい
う) 38を生成する。このソースアドレス書込み信号38
は、上述のオーバーラン検出フラグ81と受信バッファフ
ルフラグ79とが発生している場合には生成されない。こ
のため、第３制御回路72には、上述のオーバーラン検出
フラグ81と受信バッファフルフラグ79とが与えられてい
る。

【０１１２】また、第３制御回路72は、上述の受信エラ
ー書込み信号37が発生した後に受信エラーレジスタ群5d
及びソースアドレスレジスタ群6dへの書込みが完了した
ことを知らせる信号、即ち受信エラー書込み完了信号39
も生成する。

【０１１３】更に、第３制御回路72は、受信エラー書込
み信号37発生後に受信バッファ書込み完了信号25も生成
するが、上述の受信バッファフルフラグ79が発生してい
る場合にはこの受信バッファ書込み完了信号25は生成さ
れない。また、上述の受信バッファ書込み完了信号25
は、データ数カウンタ21にそのアップカウントクロック
として与えられている。

【０１１４】参照符号44は、返信RSP レジスタ７への書
込み信号 (以下、返信RSP 書込み信号という) であり、
アドレスデコーダ68から出力される返信RSP レジスタ７
への書込みアドレス信号68e と受信書込み信号16との論
理積を ANDゲート44A でとることにより生成される

【０１１５】図16の参照符号26は、第１制御部23a が発
生した受信バッファ書込み信号27と受信バッファ書込み
完了信号25とが入力される受信バッファ書込みポインタ
(以下、受信バッファWRポインタという) である。この
受信バッファWRポインタ26は、受信バッファ書込み信号
27を受信バッファ書込み完了信号25により、第１受信バ
ッファ2aへの書込み信号28 (以下、第１受信バッファ書
込み信号という) と、第２受信バッファ2bへの書込み信
号29 (以下、第２受信バッファ書込み信号) とに切換え
る受信バッファ群書込み信号切換え制御ブロックとして
の機能を有している。

【０１１６】図16の参照符号32は、第１制御部23a が発
生したステータス書込み完了信号31とステータス書込み
信号33とが入力されるステータスWRポインタである。こ
のステータスWRポインタ32は、ステータス書込み信号33
をステータス書込み完了信号31により、第１ステータス
レジスタ3aへの書込み信号 (以下、第１ステータス書込
み信号という)34aと、第２ステータスレジスタ3bへの書
込み信号 (以下、第２ステータス書込み信号という)34b
と、第３ステータスレジスタ3cへの書込み信号(以下、
第３ステータス書込み信号という)34cと、第４ステータ
スレジスタ3dへの書込み信号 (以下、第４ステータス書
込み信号という)34dとに切換えるステータスレジスタ群
書込み信号切換え制御ブロックとしての機能を有してい
る。

【０１１７】図17の参照符号36は、第１制御部23a が発
生した受信エラー書込み完了信号39と受信エラー書込み
信号37とソースアドレス書込み信号38とが入力される受
信エラーWRポインタである。この受信エラーWRポインタ
36は、受信エラー書込み信号37を受信エラー書込み完了
信号39により、第１受信エラーレジスタ5aへの書込み信
号 (以下、第１受信エラー書込み信号という)40aと、第
２受信エラーレジスタ5bへの書込み信号 (以下、第２受
信エラー書込み信号という)40bと、第３受信エラーレジ
スタ5cへの書込み信号 (以下、第３受信エラー書込み信
号という)40cとに切換え、またソースアドレス書込み信
号38を受信エラー書込み完了信号39により、第１ソース
アドレスレジスタ6aへの書込み信号 (以下、第１ソース
アドレス書込み信号という)41aと、第２ソースアドレス
レジスタ6bへの書込み信号 (以下、第２ソースアドレス
書込み信号という)41bと、第３ソースアドレスレジスタ
6cへの書込み信号(以下、第３ソースアドレス書込み信
号という)41cとに切換える受信エラーレジスタ群アドレ
ス切換え制御ブロック及びソースアドレスレジスタ群書
込みアドレス切換え制御ブロックとしての両方の機能を
有している。

【０１１８】次に、送信バッファ１への書込み制御と、
受信バッファ群２, ステータスレジスタ群３, 送信エラ
ーレジスタ４, 受信エラーレジスタ群5d, ソースアドレ
スレジスタ群6d及び返信RSPレジスタ７の読出し制御と
を行うブロックの構成と概略動作について説明する。

【０１１９】参照符号23b はマイクロコンピュータIFブ
ロック11側からバッファメモリブロック９に対するデー
タの入出力を制御する第２制御部であり、マイクロコン
ピュータIFブロック11からのアドレス信号17と、マイク
ロコンピュータIFブロック11からの書込み信号19と、更
にステータスレジスタ群３からの読出しデータ (以下、
ステータス読出しデータという) 55とにより、送信バッ
ファ１への書込み信号と、受信バッファ群２, ステータ
スレジスタ群３, 送信エラーレジスタ４, 受信エラーレ
ジスタ群5d, ソースアアドレスレジスタ群6d及び返信RS
P レジスタ７の読出し信号とを生成する。

【０１２０】第２制御部23b の具体的な構成を図19のブ
ロック図に示す。

【０１２１】第２制御部23b は、アドレスデコーダ73,
制御回路74, ANDゲート45A, 65A,78A 等にて構成され
ている。

【０１２２】アドレスデコーダ73は、マイクロコンピュ
ータIFブロック11から与えられるアドレス信号17をデコ
ードして受信バッファ群２の読出しアドレス信号48, ス
テータスレジスタ群３の読出しアドレス信号53, 送信エ
ラーレジスタ４の読出しアドレス信号56, 受信エラーレ
ジスタ群5dの読出しアドレス信号58, ソースアドレスレ
ジスタ群6dの読出しアドレス信号59及び返信RSP レジス
タ７の読出しアドレス信号63として出力する。

【０１２３】参照符号45は送信バッファ１への書込み信
号であり、アドレスデコーダ73から出力される送信バッ
ファ１への書込みアドレス信号75とマイクロコンピュー
タIFフ゛ロック11から出力される書込み信号19との論理積を A
NDゲート45A でとることにより生成される。

【０１２４】また、このバッファメモリ内には、送信バ
ッファ１への書込みが完了したことを検出するTXレジス
タ書込み完了レジスタ64が備えられている。このTXレジ
スタ書込み完了レジスタ64は、後述するTXレジスタ書込
み完了信号65が与えられることにより送信バッファ１へ
の書込みが完了したことを記憶し、送信バッファフルフ
ラグ66をLAN IFブロック10へ出力する。

【０１２５】この送信バッファフルフラグ66が入力され
るとLANIFブロック10は、 LAN伝送路の状態を監視し、
あるタイミングで送信バッファ１内のデータ列を読出す
ための送信読出しアドレス信号12を出力することによ
り、送信バッファ１内のデータ列を順次読出す。

【０１２６】上述のTXレジスタ書込み完了レジスタ64に
与えられるTXレジスタ書込み完了信号65は、アドレスデ
コーダ73から出力された書込みアドレス信号76とマイク
ロコンピュータIFブロック11から出力される書込み信号
19との論理積を ANDゲート65A でとることにより、TXレ
ジスタ書込み完了レジスタ64への書込み信号、即ちTXレ
ジスタ書込み完了信号65が生成される。

【０１２７】また、このバッファメモリ内には、受信バ
ッファ群２, ステータスレジスタ群３, 送信エラーレジ
スタ４, 受信エラーレジスタ群5d, ソースアドレスレジ
スタ群6d) 及び返信RSP レジスタ７の読出しが完了した
ことを記憶するRXレジスタ読出し完了レジスタ67 (図６
参照、図15には図示せず) が備えられており、このRXレ
ジスタ読出し完了レジスタ67に対する書込み信号 (以
下、RXレジスタ読出し完了信号という) 78はアドレスデ
コーダ73の出力であるRXレジスタ読出し完了レジスタ67
への書込みアドレス信号77とマイクロコンピュータIFブ
ロック11からの書込み信号19との論理積を ANDゲート78
A でとることにより生成される。

【０１２８】制御回路74は、ステータスレジスタ群３か
ら入力されるステータスレジスタのデータ信号55の内容
に従って、RXレジスタ読出し完了信号78が入力された場
合、受信バッファの読出しが完了したことを示す受信バ
ッファ読出し完了信号46と、ステータスレジスタの読出
しが完了したことを示すステータス読出し完了信号51
と、受信エラーレジスタ及びソースアドレスレジスタの
読出しが完了したことを示す受信エラー読出し完了信号
60とを発生する。

【０１２９】また、受信バッファ読出し完了信号46はデ
ータ数カウンタ21にそのダウンクロックとして、ステー
タス読出し完了信号51はステータス数カウンタ22にその
ダウンクロックとして与えられている。

【０１３０】図16において参照符号47は、第２制御部23
bが発生した受信バッファ読出し完了信号46と受信バッ
ファ群２への読出しアドレス信号48とが入力される受信
バッファ読出しポインタ (以下、受信バッファRDポイン
タという) である。この受信バッファRDポインタ47は、
受信バッファ群２への読出しアドレス信号48を受信バッ
ファ読出し完了信号46により、第１受信バッファ2aへの
読出しアドレス信号49(以下、第１受信バッファ読出し
アドレス信号という) と、第２受信バッファ2bへの読出
しアドレス信号50 (以下、第２受信バッファ読出しアド
レス信号という) とに切換える受信バッファ群読出しア
ドレス切換え制御ブロックとしての機能を有している。

【０１３１】参照符号52は、第２制御部23b が発生した
ステータスレジスタの読出しアドレス信号53とステータ
ス読出し完了51とが入力されるステータスRDポインタで
ある。このステータスRDポインタ52は、ステータスレジ
スタの読出しアドレス信号53をステータス読出し完了51
により、第１ステータスレジスタ3aへの読出しアドレス
信号 (以下、第１ステータス読出しアドレス信号とい
う)54aと、第２ステータスレジスタ3bへの読出しアドレ
ス信号 (以下、第２ステータス読出しアドレス信号とい
う)54bと、第３ステータスレジスタ3cへの読出しアドレ
ス信号 (以下、第３ステータス読出しアドレス信号とい
う)54cと、第４ステータスレジスタ3dへの読出しアドレ
ス信号 (以下、第４ステータス読出しアドレス信号とい
う)54dとに切換えるステータスレジスタ群読出しアドレ
ス切換え制御ブロックとしての機能を有している。

【０１３２】参照符号57は、第２制御部23b が発生した
受信エラー読出し完了信号60と、受信エラー読出しアド
レス信号58と、ソースアドレス読出しアドレス信号59と
が入力される受信エラーRDポインタである。この受信エ
ラーRDポインタ57は、受信エラー読出しアドレス信号58
を受信エラー読出し完了信号60により、第１受信エラー
レジスタ5aへの読出しアドレス信号 (以下、第１受信エ
ラー読出しアドレス信号という)61aと、第２受信エラー
レジスタ5bへの読出しアドレス信号 (以下、第２受信エ
ラー読出しアドレス信号という)61bと、第３受信エラー
レジスタ5cへの読出しアドレス信号 (以下、第３受信エ
ラー読出しアドレス信号という)61cとに切換え、またソ
ースアドレス読出しアドレス信号59を受信エラー読出し
完了信号60により、第１ソースアドレスレジスタ6aへの
読出しアドレス信号(以下、第１ソースアドレス読出し
アドレス信号という)62aと、第２ソースアドレスレジス
タ6bへの読出しアドレス信号 (以下、第２ソースアドレ
ス読出しアドレス信号という)62bと、第３ソースアドレ
スレジスタ6cへの書込みアドレス信号 (以下、第３ソー
スアドレス読出しアドレス信号という) 62とに切換える
受信エラーレジス群読出しアドレス切換え制御ブロック
及びソースアドレスレジスタ群読出しアドレス切換え制
御ブロックとしての機能を併せ持っている。

【０１３３】なお、図17において参照符号98O はORゲー
トであり、後述するステータス管理部82の出力信号85
と、データ数管理部86の出力信号89とを入力とし、両入
力信号の論理和をこのバッファメモリ全体のリセット信
号98として出力する。

【０１３４】次に、上述のような構成の制御手段を有す
るバッファメモリ制御系により、複数のバッファ及びレ
ジスタからなるバッファメモリ内のある特定のバッファ
及びレジスタが、同一属性のデータを格納する動作を、
いくつかの通信例について図面を参照して具体的に説明
する。

【０１３５】図20, 図21, 図22は本発明の通信装置によ
る通信の際のバッファメモリ内におけるデータの流れと
バッファメモリ内の各バッファ及びレジスタに格納され
るデータを時系列に沿って示すタイミングチャートであ
る。また、これらの各通信例において、各データ列が各
バッファ及びレジスタに格納された状態及び書込み先，
読出し先を示すWRポインタ、RDポインタの状態を図23,
図24, 図25, 第26, 図27, 図28, 図29, 図30, 図31に示
す。なお、これらの各図の内の図23は初期状態における
バッファメモリの状態を示している。なお、図20の下側
と図21の上側とは連続しており、図21の下側と図22の上
側とは連続している。

【０１３６】図20, 図21, 図22のタイミングチャートに
示されている通信例は、図14に示すLAN IFブロック10か
ら１フレーム分の受信書込みデータ入力信号15，マイク
ロコンピュータIFブロック11から１フレーム分の送信書
込みデータ入力信号18及び送信データ出力信号13, 更に
３フレーム分の受信書込みデータ入力信号15があり、そ
の後、入力された順に各フレームの受信読出しデータ信
号20が出力される状態を示す。

【０１３７】まず、図20(d) に示す如く、受信書込みデ
ータ信号15としてデータ列RI１が入力されたとする。

【０１３８】データ列RI１中の受信フレームのデータ群
RB１は図20(e) に示す如く第１受信バッファ2aに入力さ
れ、またソースアドレスデータSAR1のみが図20(p) に示
す如く第１ソースアドレスレジスタ6aに格納され、デー
タ列RI１中の受信状態を示すデータRE１が図20(m) に示
す如く第１受信エラーレジスタ5aに入力され、ステータ
スデータSR１が図20(h) に示す如く第１ステータスレジ
スタ3aに書込まれて受信完了となる。

【０１３９】このデータ列RI１の受信完了により、図21
(G),図21(C), 図22(J) にそれぞれ示す如く、受信バッ
ファ書込み完了フラグ25, ステータス書込み完了信号3
1,受信エラー書込み完了39が出力される。また、受信バ
ッファWRポインタ26, ステータスWRポインタ32及び受信
エラーWRポインタ36が切換えられ、図21(E), 図21(A)
にそれぞれ示す如く、データ数カウンタ21のカウント値
出力信号24は"1"に、ステータス数カウンタ22のカウン
ト値出力信号30は"1"になる。

【０１４０】この時点のバッファメモリのデータの格納
状態は図24に示されている如くである。

【０１４１】次に、図20(a) に示す如く送信書込みデー
タ信号18としてデータ列T1が入力され、図20(b) に示す
如く送信バッファ１にT1が格納される。

【０１４２】このデータ列T1は、図20(c) に示す如く、
LAN IFブロック10を経て LAN伝送路へ送信される。その
後、図21(t) に示されている受信書込み信号16により、
データ列T1の送信状態を示すデータTE１が図20(l) に示
す如く送信エラーレジスタ４に、データ列T1を受信した
通信装置から返信されてきたRSP のデータTR１が図21
(s) に示す如く返信RSP レジスタ７にそれぞれ書込ま
れ、最後にフレームの管理状態、即ち送信が完了したこ
とを示すデータST１が図20(i) に示す如く第２ステータ
スレジスタ3bに書込まれて送信完了となる。

【０１４３】このデータ列T1の送信完了により、図21
(C) に示す如く、ステータス書込み完了信号31が発せら
れ、ステータスWRポインタ32が切換わり、図21(A) に示
す如くステータス数カウンタ22のカウント値出力信号30
は"2" になる。

【０１４４】この時点のバッファメモリのデータの格納
状態は図25に示されている如くである。

【０１４５】次に、図20(d) に示す如く、受信書込みデ
ータ信号15としてデータ列RI２が入力されたとする。

【０１４６】データ列RI１中の受信フレームのデータ群
RB２が図20(f) に示す如く第２受信バッファ2bに、また
ソースアドレスデータSAR2のみが図20(g) に示す如く第
２ソースアドレスレジスタ6bに、データ列RI２中の受信
状態を示すデータRE２が図20(n) に示す如く第２受信エ
ラーレジスタ5bに、そしてステータスデータSR２が図20
(j) に示す如く第３ステータスレジスタ3cにそれぞれ入
力されて受信完了となる。

【０１４７】このデータ列RI２の受信完了により、図21
(G),図21(C), 図22(J) にそれぞれ示す如く、受信バッ
ファ書込み完了信号25, ステータス書込み完了信号31,
受信エラー書込み完了39が出力される。また、受信バッ
ファWRポインタ26, ステータスWRポインタ32及び受信エ
ラーWRポインタ36が切換えられ、図21(E), 図21(F) に
示す如く、データ数カウンタ21のカウント値出力信号24
は"2" になって、受信バッファフルフラグ79が立つ。更
に、図21(A) に示す如く、ステータス数カウンタ22のカ
ウント値出力信号30は"3" になる。

【０１４８】この時点のバッファメモリのデータの格納
状態は図26に示されている如くである。

【０１４９】次に、図20(d) に示す如く、受信書込みデ
ータとしてデータ列RI３が入力されたとする。

【０１５０】この場合、受信バッファ群２の両受信バッ
ファ2a, 2bは図20(e), 図20(f) に示す如く共に既にデ
ータが格納されており、なおかつ読出されていない。こ
のため、図21(F) に示す如く、受信バッファフルフラグ
79がセットされていてデータ列RI３は受信バッファ2a,
2bに書込むことは出来ない。しかし、図21(r), 図20
(o), 図20(k) にそれぞれ示す如く、データ列RI３中の
データSAR3が第３ソースアドレスレジスタ6cに、データ
RE３が第３受信エラーレジスタ5cに、そしてデータSR３
が第４ステータスレジスタ3dにそれぞれ入力されてデー
タ列RI３の受信完了となる。

【０１５１】このデータ列RI３の受信完了により、図21
(C),図22(J) に示す如く、ステータス書込み完了信号3
1, 受信エラー書込み完了39が出力される。また、ステ
ータスWRポインタ32及び受信エラーWRポインタ36が切換
えられ、図21(E), 図21(B)に示す如く、ステータス数
カウンタ22のカウント値出力信号24は"4" になり、ステ
ータスフルフラグ80がセットされる。また、データ列RI
３の入力の前に図21(F) に示す如く受信バッファフルフ
ラグ79がセットされているため、データ列RI３内にはデ
ータ列RI３自身がオーバーランの状態であることを示す
オーバーランデータが書込まれており、データ列RI３の
書込み完了時に図22(I) に示す如くオーバーラン検出フ
ラグ81がセットされる。

【０１５２】この時点のバッファメモリのデータの格納
状態は図27に示されている如くである。

【０１５３】以上の図27に示されている状態から更に、
図20(e) に示す如く、受信書込みデータとしてデータ列
RI４が入力されたとする。

【０１５４】この場合、上述のデータ列RI３が入力され
た時点と同様に、受信バッファ群２の両受信バッファ2
a, 2bは共に既にデータが格納されており、なおかつ読
出されていない。このため、受信バッファフルフラグ79
がセットされているのでデータ列RI４は受信バッファ2
a, 2bには書込まれない。また、上述のデータ列RI３の
受信完了時点でオーバーランがデータ列RI３内に検出さ
れていてオーバーラン検出フラグ81がセットされている
ため、データ列RI４はいずれのソースアドレスレジス
タ, 受信エラーレジスタにも書込まれることはなく、更
に全てのステータスレジスタにデータが格納されていて
ステータスフルフラグ80がセットされているためいずれ
のステータスレジスタにも書込まれることはない。従っ
て、データ列RI４は受信完了とはならず、受信バッファ
書込み完了信号25, ステータス書込み完了信号31, 受信
エラー書込み完了信号39はいずれも出力されず、受信バ
ッファWRホ゜インタ26, ステータスWRポインタ32及び受信エラ
ーWRポインタ36はいずれも切換えられることはない。

【０１５５】この時点のバッファメモリのデータの格納
状態は図27に示されている状態のままである。

【０１５６】以上により、それぞれが複数個のバッファ
及びレジスタで構成されているバッファ群及びレジスタ
群である受信バッファ群２, ステータスレジスタ群３,
受信エラーレジスタ群5d, ソースアドレスレジスタ群6d
のそれぞれに対して、バッファ群及びレジスタ群に対す
るアドレスを指定するのみで個々のバッファ及びレジス
タに対するアドレスを指定する必要なしに、個々のバッ
ファ及びレジスタに対するアドレスが受信フレームが入
力される都度、順に切換わってそれぞれに所定のデータ
が格納される。

【０１５７】更に、書込み先が１受信フレーム毎に順次
切換わることにより、図20, 図21,図22のタイミングチ
ャートに示されている通信例の場合、第１受信バッファ
2aと第１受信エラーレジスタ5aと第１ソースアドレスレ
ジスタ6aと第１ステータスレジスタ3aとに同一属性のデ
ータが一組として格納され、送信バッファ１と送信エラ
ーレジスタ４と返信RSP レジスタ７と第２ステータスレ
ジスタ3bとに同一属性のデータが一組として格納され、
第２受信バッファ2bと第２受信エラーレジスタ5bと第２
ソースアドレスレジスタ6bと第３ステータスレジスタ3c
とに同一属性のデータが一組として格納され、第３受信
エラーレジスタ5cと第３ソースアドレスレジスタ6cと第
４ステータスレジスタ3dとに同一属性のデータが一組と
して格納される。これにより、各バッファと各レジスタ
間に上述のような対応付けが行われた上でそれぞれに常
に同一属性のデータが格納される。

【０１５８】また、新たな受信データ群が入力された際
に、そのデータ群を格納すべきバッファ及びレジスタに
既にデータが格納されていて読出されないまま存在して
いる場合、上述のような管理を行っているためデータが
上書きされることはなく、常に同一属性のデータとして
一組のデータを保持することが可能になる。

【０１５９】次に、図20(g) に示す如く、１フレーム受
信バッファデータ入力RI１と同一属性を示す一連のデー
タ列DATA−R1が受信読出しデータ信号20に読出されたと
する。

【０１６０】この一連のデータ列DATA−R1の読出し後、
読出しが完了したことを示すRXレジスタ読出し完了レジ
スタ67への書込み信号であるRXレジスタ読出し完了フラ
グ78が図22(L) に示す如く出力され、DATA−R1の中のス
テータスデータの内容により受信書込みデータRI１と同
一属性のデータであることが判断され、図21(H), 図21
(D), 図22(K) にそれぞれ示す如く、受信バッファ読出
し完了信号46, ステータス読出し完了信号51及び受信エ
ラー読出し完了信号60が出力され、受信バッファRDポイ
ンタ47, ステータスRDポインタ52, 受信エラーRDポイン
タ57が切換わる。

【０１６１】同時に、データ数カウンタ21のカウント値
出力信号24が図21(E) に示す如く"1" になり、ステータ
ス数カウンタ22のカウント値出力信号30は図21(A) に示
す如く"3" になる。また、図21(F), 図21(B) にそれぞ
れ示す如く、受信バッファフルフラグ79とステータスフ
ルフラグ80はリセットされる。これにより、第１受信バ
ッファ2a, 第１ステータスレジスタ3a, 第１受信エラー
レジスタ5a及び第１ソースアドレスレジスタ6aは、図20
(e), 図20(h), 図20(m), 図20(p) にそれぞれ示され
ているように、書込み可能となる。

【０１６２】この時点のバッファメモリのデータの格納
状態は図28に示されている如くである。

【０１６３】次に、１フレーム送信書込みデータ入力T1
と同一属性を示す一連のデータ列DATA−T1が読出された
とする。

【０１６４】このデータ列DATA−T1の読出し後、図22
(L) に示す如くRXレジスタ読出し完了フラグ78が出力さ
れ、DATA−T1の内容により送信書込みデータT1と同一属
性のデータであることが判断されて図21(D) に示す如く
ステータス読出し完了信号51のみが出力される。そし
て、ステータスRDポインタ35が切換えられ、図20(i) に
示す如く第２ステータスレジスタ3bは書込み可能とな
る。同時に、ステータス数カウンタ22のカウント値出力
信号30は図21(A) に示す如く"2" になる。

【０１６５】この時点のバッファメモリのデータの格納
状態は図29に示されている如くである。

【０１６６】次に、図20(g) に示す如く、１フレーム受
信バッファデータ入力RI２と同一属性を示す一連のデー
タ列DATA−R2が受信読出しデータ信号20へ読出されたと
する。

【０１６７】このデータ列DATA−R2の読出し後、RXレジ
スタ読出し完了フラグ78が図22(L)に示す如く出力さ
れ、DATA−R2の内容により受信書込みデータRI２と同一
属性のデータであることが判断されて、図21(H), 図21
(D), 図22(K) にそれぞれ示す如く、受信バッファ読出
し完了信号46, ステータス読出し完了信号51及び受信エ
ラー読出し完了信号60が出力される。そして、受信バッ
ファRDポインタ47, ステータスRDポインタ52, 受信エラ
ーRDポインタ57が切換えられて、図20(f), 図20(j),
図20(n), 図20(q) にそれぞれ示す如く、第２受信バッ
ファ2b, 第３ステータスレジスタ3c, 第２受信エラーレ
ジスタ5b及び第２ソースアドレスレジスタ6bは書込み可
能となる。同時に、データ数カウンタ21のカウント値出
力信号24は図21(E) に示す如く"0" になり、ステータス
数カウンタ22のカウント値出力信号30は図21(A) に示す
如く"1" になる。

【０１６８】この時点のバッファメモリのデータの格納
状態は図30に示されている如くである。

【０１６９】更に上記同様に、図20(g) に示す如く、１
フレーム受信バッファデータ入力RI３と同一属性を示す
一連のデータ列DATA−R3が受信読出しデータ信号20へ読
出されたとする。

【０１７０】このデータ列DATA−R3の出力後、図22(M)
に示す如くRXレジスタ読出し完了フラグ78がセットさ
れ、DATA−R3の内容により受信書込みデータRI３と同一
属性のデータであることが判断される。更に、データ列
RI３のデータの中にオーバーランの状態であったことを
示すデータが存在しているため、図21(D),図22(K) に示
す如く、ステータス読出し完了信号51及び受信エラー読
出し完了信号60のみが出力される。そして、ステータス
RDポインタ52, 受信エラーRDポインタ57が切換えられ、
図20(k), 図20(o), 図21(r) にそれぞれ示す如く、第
４ステータスレジスタ3d, 第３受信エラーレジスタ5c及
び第３ソースアドレスレジスタ6cは書込み可能となる。
同時に、ステータス数カウンタ22のカウント値出力信号
30は図21(A) に示す如く"0" になる。

【０１７１】この時点のバッファメモリのデータの格納
状態は図31に示されている如くである。

【０１７２】以上により、それぞれが複数個のバッファ
及びレジスタで構成されているバッファ群及びレジスタ
群である受信バッファ群２, ステータスレジスタ群３,
受信エラーレジスタ群5d, ソースアドレスレジスタ群6d
に対し、バッファ群及びレジスタ群に対するアドレスを
指定するのみで個々のバッファ及びレジスタに対するア
ドレスを指定する必要なしに、個々のバッファ及びレジ
スタに対するアドレスが１フレーム毎に切換わる。

【０１７３】更に、読出し先が１フレーム毎に切換えら
れるため、図20, 図21, 図22のタイミングチャートに示
されている通信例の場合、第１受信バッファ2aと第１受
信エラーレジスタ5aと第１ソースアドレスレジスタ6aと
第１ステータスレジスタ3aとからデータが同一属性のデ
ータとして一組で読出され、送信バッファ１と送信エラ
ーレジスタ４と返信RSP レジスタ７と第２ステータスレ
ジスタ3bとからデータが同一属性のデータとして一組で
読出され、第２受信バッファ2bと第２受信エラーレジス
タ5bと第２ソースアドレスレジスタ6bと第３ステータス
レジスタ3cとからデータが同一属性のデータとして一組
で読出され、第３受信エラーレジスタ5cと第３ソースア
ドレスレジスタ6cと第４ステータスレジスタ3dとからデ
ータが同一属性のデータとして一組で読出される。即
ち、各バッファと各レジスタに格納されているデータ相
互間が対応付けられて同一属性の一組のデータとして読
出される。

【０１７４】以上のようなバッファメモリの制御及び管
理により、複数のバッファメモリ及びレジスタからなる
バッファメモリ内のある特定のバッファ及びレジスタが
同一属性のデータを格納するバッファ及びレジスタとし
て作用する。

【０１７５】次に、上述のステータス数カウンタ22によ
るバッファメモリの制御について説明する。

【０１７６】図32はステータス数カウンタ22及びステー
タスレジスタ群３の制御のための構成を示すブロック図
である。

【０１７７】参照符号82はステータス管理部であり、ス
テータス数カウンタ22のカウント値出力信号30, ステー
タス書込み完了信号31, ステータス読出し完了信号51,
３進カウンタであるステータスRDポインタ52の出力信号
83, ３進カウンタであるステータスWRポインタ32の出力
信号84が入力される。そして、ステータス管理部82は、
ステータス数管理出力信号85を前述のORゲート98O へ出
力している。

【０１７８】ステータス管理部82は、ステータスWRポイ
ンタ32の出力信号84の値を"L" とし、ステータスRDポイ
ンタ52の出力信号83の値を"M" とし、ステータス数カウ
ンタ22のカウント値出力信号30の値を"N" とした場合
に、 Ｎ＋Ｍ≦４ であれば、 Ｎ＋Ｍ＝Ｌ であるか否かを判定する。また、 Ｎ＋Ｍ≧５ であれば、 Ｎ＋Ｍ−４＝Ｌ であるか否かを判定する。

【０１７９】いずれの場合においても等号が成立すれば
ステータス数管理出力信号85として"0" を、不成立であ
れば"1" を出力する。

【０１８０】なお、本実施例の説明では説明の便宜を図
るため、N, Mの値はいずれもステータスWRポインタ32及
びステータスRDポインタ52の出力値に"1" を加算して説
明する。

【０１８１】以下、ステータス管理部82の動作につい
て、図33のタイミングチャートを参照して説明する。

【０１８２】ステータスレジスタ群３へのデータ書込み
が完了する都度、図33(a) に示されているステータス書
込み完了信号31が出力される。このステータス書込み完
了信号31が出力された後、図33(c) に示されているステ
ータスWRポインタ32の出力信号84 (＝L)は"1" 加算され
る。但し、このステータスWRポインタ32の出力信号84
は"4" 以上の値はとらないため、初期状態から"4" の倍
数のステータス書込み完了信号31が出力された後に初期
状態の"1" に戻る。

【０１８３】また同様に、ステータスレジスタ群３から
のデータ読出しが完了する都度、図33(b) に示されてい
るステータス読出し完了信号51が出力される。このステ
ータス読出し完了信号51が出力された後、図33(d) に示
されているステータスRDポインタ52の出力信号83 (＝M)
は"1" 加算される。但し、このステータスRDポインタ52
の出力信号83は"4" 以上の値はとらないため、初期状態
から"4" の倍数のステータス読出し完了信号51が出力さ
れた後に初期状態の"1" に戻る。

【０１８４】図33(e) に示されているステータス数カウ
ンタ22のカウント値出力信号30 (＝N)は、上述のステー
タス書込み完了信号31の出力により"1" 加算され、ステ
ータス読出し完了信号51の出力により"1" 減算される。

【０１８５】以上の関係から、"N" であるステータス数
カウンタ22のカウント値出力信号30, "L"であるステー
タスWRポインタ32の出力信号84, "M"であるステータス
RDポインタ52の出力信号83相互間には下記式(1) 及び式
(2) の関係式が成立する。 Ｍ＋Ｎ＝Ｌ （Ｍ＋Ｎ≦４） …(1) Ｍ＋Ｎ−４＝Ｌ （Ｍ＋Ｎ≧４） …(2)

【０１８６】たとえば、図33の時点Ａにおいて考える
と、ステータス書込み完了信号31が既に２回発生されて
いるため、ステータスWRポインタ32の出力信号84の値"
L" は"3" になっており、またステータス読出し完了信
号51が既に１回発生されているため、ステータスRDポイ
ンタ52の出力信号83の値"M" は"2"になっている。

【０１８７】また、この時点で、ステータス数カウンタ
22のカウント値出力信号30は２回の加算と１回の減算と
が行われているので、その値"N" は"1" である。従っ
て、"L", "M", "N" はそれぞれ"3", "2", "1" となって
おり、上記式(1) を満たす。

【０１８８】次に、図33の時点Ｂにおいて考えると、ス
テータス書込み完了信号31が既に５回発生されているた
め、ステータスWRポインタ32の出力信号84の値"L" は"
2" になっており、またステータス読出し完了信号51が
既に２回発生されているため、ステータスRDポインタ52
の出力信号83の値"M" は"3"になっている。また、この
時点で、ステータス数カウンタ22のカウント値出力信号
30は５回の加算と２回の減算とが行われているので、そ
の値"N" は"3" である。従って、"L","M", "N" はそれ
ぞれ"2", "3", "3" となっており、上記式(2) を満た
す。

【０１８９】ステータス管理部82は上述のような判定を
行うのであるが、より具体的には以下のような動作を行
う。

【０１９０】図33の参照符号82C はステータス管理部82
が発生するクロックであり、ステータス管理部82にステ
ータス書込み完了信号31またはステータス読出し完了信
号51のいずれかが入力された場合に発生される。そし
て、ステータス管理部82はこのクロック82C の発生に同
期して上述の式(1) 及び式(2) を各信号30, 83, 84の値
が満たしているか否かを判定し、満たしていれば"0"
を、満たしていなければ"1" をステータス数管理出力信
号85として出力する。

【０１９１】ステータス数管理出力信号85は前述の如
く、バッファメモリのリセット信号98を生成するために
ORゲート98O へ送られる。

【０１９２】次に、上述のデータ数カウンタ21によるバ
ッファメモリの制御について説明する。

【０１９３】図34はデータ数カウンタ21及び受信バッフ
ァ群２の制御のための構成を示すブロック図である。

【０１９４】参照符号86はデータ数管理部であり、デー
タ数カウンタ21のカウント値出力信号24, 受信バッファ
書込み完了信号25, 受信バッファ読出し完了信号46, ２
進カウンタである受信バッファRDポインタ47の出力信号
87, ２進カウンタである受信バッファWRポインタ26の出
力信号88が入力される。そして、データ数管理部86は、
データ数管理出力信号89を前述のORゲート98O へ出力し
ている。

【０１９５】データ数管理部86は、受信バッファWRポイ
ンタ26の出力信号88の値を"I" とし、受信バッファRDポ
インタ47の出力信号87の値を"J" とし、データ数カウン
タ２１のカウント値出力信号２４の値を"K" とした場合
に、 Ｊ＋Ｋ≦２ であれば、 Ｊ＋Ｋ＝Ｉ であるか否かを判定する。また、 Ｊ＋Ｋ≧３ であれば、 Ｊ＋Ｋ−２＝Ｉ であるか否かを判定する。

【０１９６】いずれの場合においても等号が成立すれば
データ数管理出力信号89として"0"を、不成立であれば"
1" を出力する。

【０１９７】なお、本実施例の説明では説明の便宜を図
るため、I, Jの値はいずれも受信バッファRDポインタ47
及び受信バッファWRポインタ26の出力値に"1" を加算し
て説明する。

【０１９８】以下、データ数管理部86の動作について、
図35のタイミングチャートを参照して説明する。

【０１９９】受信バッファ群２へのデータ書込みが完了
する都度、図35(a) に示されている受信バッファ書込み
完了信号25が出力される。この受信バッファ書込み完了
信号25が出力された後、図35(c) に示されている受信バ
ッファWRポインタ26の出力信号88 (＝L)は"1" 加算され
る。但し、この受信バッファWRポインタ26の出力信号88
は"2" 以上の値はとらないため、初期状態から"2" の倍
数の受信バッファ書込み完了信号25が出力された後に初
期状態の"1" に戻る。

【０２００】また同様に、受信バッファ群２へのデータ
書込みが完了する都度、図35(b) に示されている受信バ
ッファ読出し完了信号46が出力される。この受信バッフ
ァ読出し完了信号46が出力された後、図35(d) に示され
ている受信バッファRDポインタ47の出力信号87 (＝J)
は"1" 加算される。但し、この受信バッファRDポインタ
47の出力信号87は"2" 以上の値はとらないため、初期状
態から"2" の倍数の受信バッファ読出し完了信号46が出
力された後に初期状態の"1" に戻る。

【０２０１】図35(e) に示されているデータ数カウンタ
21のカウント値出力信号24 (＝K)は、上述の受信バッフ
ァ書込み完了信号25の出力により"1" 加算され、受信バ
ッファ読出し完了信号46の出力により"1" 減算される。
以上の関係から、"K" であるデータ数カウンタ21のカウ
ント値出力信号24, "I"である受信バッファWRポインタ
26の出力信号88, "J"である受信バッファRDポインタ47
の出力信号87相互間には下記の関係式が成立する。 Ｊ＋Ｋ＝Ｉ （Ｊ＋Ｋ≦２） …(3) Ｊ＋Ｋ−２＝Ｉ （Ｊ＋Ｋ≧２） …(4)

【０２０２】たとえば、図35の時点Ｃにおいて考える
と、受信バッファ書込み完了信号25が既に１回発生され
ているため、受信バッファWRポインタ26の出力信号88の
値"I"は"2" になっており、また受信バッファ読出し完
了信号46が既に１回発生されているため、受信バッファ
RDポインタ47の出力信号87の値"J" は"2" になってい
る。

【０２０３】また、この時点で、データ数カウンタ21の
カウント値出力信号24は１回の加算と１回の減算とが行
われているので、その値"K" は"0" である。従って、"
I", "J", "K" はそれぞれ"1", "1", "0" となってお
り、上記式(3) を満たす。

【０２０４】次に、図35の時点Ｄにおいて考えると、受
信バッファ書込み完了信号25が既に５回発生されている
ため、受信バッファWRポインタ26の出力信号88の値"I"
は"2" になっており、また受信バッファ読出し完了信号
46が既に３回発生されているため、受信バッファRDポイ
ンタ47の出力信号87の値"J" は"2" になっている。

【０２０５】また、この時点で、データ数カウンタ21の
カウント値出力信号24は５回の加算と３回の減算とが行
われているので、その値"K" は"2" である。従って、"
I", "J", "K" はそれぞれ"2", "2", "2" となってお
り、上記式(3) を満たす。

【０２０６】データ数管理部86は上述のような判定を行
うのであるが、より具体的には以下のような動作を行
う。

【０２０７】図35の参照符号86C はデータ数管理部86が
発生するクロックであり、データ数管理部86に受信バッ
ファ書込み完了信号25または受信バッファ読出し完了信
号46のいずれかが入力された場合に発生される。そし
て、データ数管理部86はこのクロック86C の発生に同期
して上述の式(3) 及び式(4) を各信号24, 87, 88の値が
満たしているか否かを判定し、満たしていれば"0" を、
満たしていなければ"1"をデータ数管理出力信号89とし
て出力する。

【０２０８】データ数管理出力信号89は前述の如く、バ
ッファメモリのリセット信号98を生成するためにORゲー
ト98O へ送られる。

【０２０９】従って、バッファメモリのリセット信号98
は、ステータス数管理出力信号85またはデータ数管理出
力信号89のいずれかが"1" である場合、即ちステータス
数カウンタ22またはデータ数カウンタ21のカウント値が
正しくない場合、あるいは両者のカウント値が共に正し
くない場合にアクティブなレベルである"1" になってバ
ッファメモリ全体をリセットする。

【０２１０】次に、上述のような構成のバッファメモリ
をマイクロコンピュータとパラレルバスにて接続した場
合について説明する。

【０２１１】図36は本発明の通信装置８とマイクロコン
ピュータ91とをパラレルバスにて接続した場合の構成を
示すブロック図である。

【０２１２】図36において、参照符号300 はデータバ
ス, 301はアドレスバス, 302はライトストローブ信
号, 303はリードストローブ信号, 310はバッファメモ
リブロック９の内のTXレジスタ書込み完了レジスタ64と
RXレジスタ読出し完了レジスタ67以外の領域をそれぞれ
示している。

【０２１３】図37はマイクロコンピュータ91からバッフ
ァメモリブロック９へデータを書込む場合のデータ及び
信号の状態を示すタイミングチャートである。

【０２１４】データバス300 にはマイクロコンピュータ
91からバッファメモリブロック９へ図37(a) に示す如く
データ列"03", "F2", "01", "AA", "55", "FF"が出力さ
れる。これらの各データは、図37(b) に示す如くアドレ
スバス301 に出力されるアドレス"00", "01", "02", "0
3", "04", "7E"に対応するバッファメモリの領域に図37
(d) に示されているライトストローブ信号302 のタイミ
ングに同期して格納される。

【０２１５】この例では、アドレスバス301 へ出力され
るアドレス"00", "01", "02", "03", "04"がバッファメ
モリブロック９の内の参照符号310 の領域中の送信バッ
ファ１に割付けられている。従って、それぞれのアドレ
ス信号に対応するデータ"03", "F2", "01", "AA", "55"
は送信バッファ１の各アドレス領域に格納される。そし
て、アドレス"7E"はTXレジスタ書込み完了レジスタ64に
割付けられているので、アドレス信号"7E"に対応するデ
ータ"FF"はTXレジスタ書込み完了レジスタ64に格納され
る。

【０２１６】即ち、送信データ列の各データが送信バッ
ファ１の各領域に格納される際に、その最後に送信デー
タ列の書込みが完了したことを示すデータがTXレジスタ
書込み完了レジスタ64に書込まれることにより、マイク
ロコンピュータ91からバッファメモリブロック９への送
信データ列の書込み処理が終了する。このアドレス"7E"
へのデータの書込み後のバッファメモリブロック９にお
ける動作については前述した通りである。

【０２１７】図38はバッファメモリブロック９に格納さ
れている受信データ群をマイクロコンピュータ91へ読出
す場合のデータ及び信号の状態を示すタイミングチャー
トである。

【０２１８】データバス300 にはマイクロコンピュータ
91からバッファメモリブロック９へ図38(b) に示す如く
アドレスバス301 に出力されるアドレス"30", "10", "1
1","12", "13", "14", "7F"が出力される。これらの各
アドレス信号に対応するバッファメモリの領域に格納さ
れているデータが図38(c) に示されているリードストロ
ーブ信号303 のタイミングに同期して、図38(a) に示す
如く"0C", "03", "F2", "01", "AA", "55"の順で読出さ
れ、マイクロコンピュータ91へ読込まれる。この際、リ
ードストローブ信号303 はアドレス信号"55"までにのみ
対応して出力され、アドレス信号"7F"に対応してはライ
トストローブ信号302 が出力される。同時にマイクロコ
ンピュータ91はデータバス300 へデータ"FF"を出力する
ので、このデータ"FF"はアドレス"7F"が割付けられてい
るRXレジスタ読出し完了レジスタ67に格納される。

【０２１９】即ち、受信データ列の各データが受信バッ
ファ群２のいずれかの受信バッファ2a, 2bの各領域から
読出された後に、受信データ列の読出しが完了したこと
を示すデータがRXレジスタ読出し完了レジスタ67に書込
まれることにより、バッファメモリブロック９からマイ
クロコンピュータ91への受信データ列の読出し処理が終
了する。このアドレス"7F"へのデータの書込み後のバッ
ファメモリブロック９における動作については前述した
通りである。

【０２２０】

【発明の効果】以上に詳述した如く、本発明の通信装置
では、送信バッファ又は受信バッファに格納される情報
に対応する種々の情報がそれぞれの元の情報が格納され
ているバッファと相互に関連付けられたレジスタに格納
されるため、それらの情報が同一属性の情報として管理
される。

【０２２２】また、レジスタ指定手段の異常が検出可能
なので、各レジスタの管理が容易になる。

【０２２３】更に、送信情報の書込みに際して書込まれ
るべきデータが書込まれた後に所定のデータが送信情報
書込み完了レジスタに格納され、また受信情報の読出し
に際して読出されるべきデータが読出された後に所定の
データが受信情報読出し完了レジスタに格納されるの
で、送信情報の書込み及び受信情報の読出しが完了した
ことが簡易な構成にて確実に検出される。

【図面の簡単な説明】

【図１】本発明の通信装置のバッファメモリの構成の概
略を示すブロック図である。

【図２】本発明の通信装置のバッファメモリの具体的な
構成を示す模式図である。

【図３】本発明の通信装置のバッファメモリの具体的な
構成を示す模式図である。

【図４】本発明の通信装置の全体構成を示すブロック図
である。

【図５】本発明の通信装置のバッファメモリの送信バッ
ファ及び受信バッファ群のアドレス構成を示す模式図で
ある。

【図６】本発明の通信装置のバッファメモリの送信バッ
ファ及び受信バッファ群以外の部分のアドレス構成を示
す模式図である。

【図７】送信バッファに格納される送信フレームを構成
するデータ及びその配列を示す模式図である。

【図８】受信バッファに格納される受信フレームのデー
タ及びデータ配列を示す模式図である。

【図９】送信バッファ及び受信バッファ群のたのアドレ
ス発生機構の要部の構成を示すブロック図である。

【図１０】図９のブロック図の各構成要素の出力信号の
状態及び送信バッファへのデータの書込みの状態を示す
タイミングチャートである。

【図１１】図９のブロック図の各構成要素の出力信号の
状態及び送信バッファへのデータの書込みの手順を示す
フローチャートである。

【図１２】本発明の通信装置を LAN伝送路に２組接続し
て相互間で通信を行う場合の構成を示すブロック図であ
る。

【図１３】通信データ群が５バイトである受信フレーム
が第１受信バッファに格納された場合の状態を示す模式
図である。

【図１４】本発明の通信装置内におけるアドレス信号及
びデータ信号の入出力の関係を示す模式図である。

【図１５】バッファメモリに対するデータの入出力の関
係を示す模式図である。

【図１６】バッファメモリの主として制御信号及びアド
レス信号の入出力の関係を示す模式図である。

【図１７】バッファメモリの主として制御信号及びアド
レス信号の入出力の関係を示す模式図である。

【図１８】第１制御部の具体的な構成を示すブロック図
である。

【図１９】第２制御部の具体的な構成を示すブロック図
である。

【図２０】本発明の通信装置による通信の際のバッファ
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。

【図２１】本発明の通信装置による通信の際のバッファ
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。

【図２２】本発明の通信装置による通信の際のバッファ
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。

【図２３】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図２４】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図２５】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図２６】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図２７】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図２８】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図２９】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図３０】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図３１】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すWRポ
インタ、RDポインタの状態を示す模式図である。

【図３２】ステータス数カウンタ及びステータスレジス
タ群の制御のための構成を示すブロック図である。

【図３３】ステータス管理部の動作を説明するタイミン
グチャートである。

【図３４】データ数カウンタ及び受信バッファ群の制御
のための構成を示すブロック図である。

【図３５】データ数管理部の動作を説明するタイミング
チャートである。

【図３６】本発明の通信装置とマイクロコンピュータと
をパラレルバスにて接続した場合の構成を示すブロック
図である。

【図３７】マイクロコンピュータからバッファメモリブ
ロックへデータを書込む場合のデータ及び信号の状態を
示すタイミングチャートである。

【図３８】バッファメモリブロックに格納されている受
信データ群をマイクロコンピュータへ読出す場合のデー
タ及び信号の状態を示すタイミングチャートである。

【符号の説明】 １ 送信バッファ 2a 第１受信バッファ 2b 第２受信バッファ ２ 受信バッファ群 3a 第１ステータスレジスタ 3b 第２ステータスレジスタ 3c 第３ステータスレジスタ 3d 第４ステータスレジスタ ３ ステータスレジスタ群 ４ 送信エラーレジスタ 5a 第１受信エラーレジスタ 5b 第２受信エラーレジスタ 5c 第３受信エラーレジスタ 5d 受信エラーレジスタ群 6a 第１ソースアドレスレジスタ 6b 第２ソースアドレスレジスタ 6c 第３ソースアドレスレジスタ 6d ソースアドレスレジスタ群 ７ 返信RSP レジスタ ８ 通信装置 ９ バッファメモリブロック 21 データ数カウンタ 22 ステータス数カウンタ 26 受信バッファWRポインタ 32 ステータスWRポインタ 36 受信エラーWRポインタ 47 受信バッファRDポインタ 52 ステータスRDポインタ 57 受信エラーRDポインタ 64 TXレジスタ書込み完了レジスタ 67 RXレジスタ読出し完了レジスタ 82 ステータス管理部 89 データ数管理部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 由和 兵庫県伊丹市中央３丁目１番17号 三菱 電機セミコンダクタソフトウエア株式会 社内 (72)発明者 山口 祐一郎 兵庫県伊丹市中央３丁目１番17号 三菱 電機セミコンダクタソフトウエア株式会 社内 (56)参考文献 特開 昭61−170163（ＪＰ，Ａ) 特開 昭63−79439（ＪＰ，Ａ) 特開 昭63−84346（ＪＰ，Ａ) 特開 昭56−763（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 他の通信装置へ送信すべき情報を一旦格
   納した後に外部へ送信するために１単位の情報をそれぞ
   れ格納するｎ個の送信バッファにて構成される送信バッ
   ファ群と、他の通信装置から受信すべき情報を一旦格納
   した後に受信するために１単位の情報をそれぞれ格納す
   るｍ個の受信バッファにて構成される受信バッファ群
   と、送信すべき情報及び受信すべき情報それぞれの状態
   に関する情報を格納する少なくともｎ＋ｍ＋１個のステ
   ータスレジスタと、送信すべき情報の送信状態に関する
   情報を格納する少なくともｎ個の送信エラーレジスタ
   と、受信すべき情報の受信状態に関する情報を格納する
   少なくともｍ＋１個の受信エラーレジスタと、受信すべ
   き情報それぞれを送信した他の通信装置に関する情報を
   格納する少なくともｍ＋１個のソースアドレスレジスタ
   と、送信すべき情報が送信された場合に、その情報を受
   信すべき通信装置から返送される情報を格納する少なく
   ともｎ個の返信情報レジスタとを有するバッファメモリ
   を備えた通信装置において、他の通信装置へ送信すべき
   情報が前記送信バッファ群のいずれかの送信バッファに
   格納される場合に、使用可能な１個の送信バッファを指
   定する送信バッファ指定手段と、他の通信装置から受信
   すべき情報が前記受信バッファ群のいずれかの受信バッ
   ファに格納される場合に、使用可能な１個の受信バッフ
   ァを指定する受信バッファ指定手段と、前記送信バッフ
   ァ指定手段又は前記受信バッファ指定手段によりいずれ
   かの送信バッファ又は受信バッファが指定された場合
   に、前記少なくともｎ＋ｍ＋１個のステータスレジスタ
   の内の前記指定された送信バッファ又は受信バッファに
   予め対応付けられた１個を指定するステータスレジスタ
   指定手段と、前記送信バッファ指定手段によりいずれか
   の送信バッファが指定された場合に、前記少なくともｎ
   個の送信エラーレジスタの内の前記指定された送信バッ
   ファに予め対応付けられた１個を指定する送信エラーレ
   ジスタ指定手段と、前記送信バッファ指定手段によりい
   ずれかの送信バッファが指定された場合に、前記少なく
   ともｎ個の返信情報レジスタの内の前記指定された送信
   バッファに予め対応付けられた１個を指定する返信情報
   レジスタ指定手段と、前記受信バッファ指定手段により
   いずれかの受信バッファが指定された場合に、前記少な
   くともｍ＋１個の受信エラーレジスタの内の前記指定さ
   れた受信バッファに予め対応付けられた１個を指定する
   受信エラーレジスタ指定手段と、前記受信バッファ指定
   手段によりいずれかの受信バッファが指定された場合
   に、前記少なくともｍ＋１個のソースアドレスレジスタ
   の内の前記指定された受信バッファに予め対応付けられ
   た１個を指定するソースアドレスレジスタ指定手段とを
   備えたことを特徴とする通信装置。
2. 【請求項２】 請求項１の通信装置において、前記バッ
   ファメモリは更に前記送信バッファ群の内の使用されて
   いるバッファ数を計数する送信情報カウンタと、前記受
   信バッファ群の内の使用されているバッファ数を計数す
   る受信情報カウンタと、前記送信情報カウンタの計数値
   と、前記送信バッファ指定手段の指定値とに従って、前
   記送信バッファ指定手段の異常を検出する手段と、前記
   受信情報カウンタの計数値と、前記受信バッファ指定手
   段の指定値とに従って、前記受信バッファ指定手段の異
   常を検出する手段と、を備えたことを特徴とする通信装
   置。
3. 【請求項３】 請求項１の通信装置において、前記バッ
   ファメモリは更に前記少なくともｎ＋ｍ＋１個のステー
   タスレジスタの内の使用されているレジスタ数を計数す
   るステータス数カウンタと、該ステータス数カウンタの
   計数値と前記ステータスレジスタ指定手段の指定値とに
   従って、前記ステータスレジスタ指定手段の異常を検出
   する手段とを備えたことを特徴とする通信装置。
4. 【請求項４】 請求項１の通信装置において、前記バッ
   ファメモリは更に前記各送信バッファに割付けられてい
   ないアドレスが割付けられた送信情報書込み完了レジス
   タと、前記バッファメモリへの送信情報の書込みに際し
   て、前記送信バッファに割付けられている各アドレスが
   出力された後に前記送信情報書込み完了レジスタに割付
   けられているアドレスが与えられると共に、送信情報の
   末尾に所定の情報が出力されることにより、前記送信情
   報書込み完了レジスタに前記所定の情報が格納されるべ
   くなしてあることを特徴とする通信装置。
5. 【請求項５】 請求項１の通信装置において、前記バッ
   ファメモリは更に前記各受信バッファに割付けられてい
   ないアドレスが割付けられた受信情報読出し完了レジス
   タとを備え、前記バッファメモリからの受信情報の読出
   しに際して、前記受信バッファに割付けられている各ア
   ドレスが出力された後に前記受信情報読出し完了レジス
   タに割付けられているアドレスが与えられると共に、所
   定の情報が出力されることにより、前記受信情報読出し
   完了レジスタに前記所定の情報が格納されるべくなして
   あることを特徴とする通信装置。