JPH04313938A - 通信装置 - Google Patents
通信装置Info
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- JPH04313938A JPH04313938A JP3066637A JP6663791A JPH04313938A JP H04313938 A JPH04313938 A JP H04313938A JP 3066637 A JP3066637 A JP 3066637A JP 6663791 A JP6663791 A JP 6663791A JP H04313938 A JPH04313938 A JP H04313938A
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Landscapes
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は通信装置に関し、更に詳
述すれば、バッファメモリ、特に送受信のために通信デ
ータをバッファリングするバッファメモリに関する。
述すれば、バッファメモリ、特に送受信のために通信デ
ータをバッファリングするバッファメモリに関する。
【０００２】
【従来の技術】アメリカ合衆国では１９９５年以降、乗
用車に関してブライアン法案による規制の実施が予定さ
れている。
用車に関してブライアン法案による規制の実施が予定さ
れている。
【０００３】この法案では、１９９５年時点での燃費が
１９８８年に比して２０％向上していること、また２０
００年時点では同じく４０％向上していることを条件に
アメリカ合衆国内での乗用車の販売が認められる。乗用
車の燃費を向上させるためには、車体の軽量化が最も効
果的である。この車体の軽量化を達成するには、ワイヤ
ハーネスを削減して配線を簡素化することが可能な車内
ＬＡＮ の導入が有効である。
１９８８年に比して２０％向上していること、また２０
００年時点では同じく４０％向上していることを条件に
アメリカ合衆国内での乗用車の販売が認められる。乗用
車の燃費を向上させるためには、車体の軽量化が最も効
果的である。この車体の軽量化を達成するには、ワイヤ
ハーネスを削減して配線を簡素化することが可能な車内
ＬＡＮ の導入が有効である。
【０００４】また、アメリカ合衆国カリフォルニア州の
大気資源委員会（ＣＡＲＢ：Ｃａｒｉｆｏｒｎｉａ Ａ
ｉｒ Ｒｅｓｏｕｃｅｓ Ｂｏａｒｄ）では１９９４年
モデル以降の乗用車に関して、大気資源保護の目的から
、排ガスに関連した規制の実施を予定している。この規
制では、 ＮＯｘ及びＨＣ， ＣＯ等の有害物質の排出
量を現時点よりも減少させる必要が有ることは勿論、更
に乗用車のエンジン制御ユニットにそのユニットに接続
される各種センサ， 排ガス制御部品 （触媒等） の
劣化、あるいは故障を検知してユーザに知らせるオンボ
ードダイアグノッシスと称される自己診断機能を備える
ことが要求されている。このための故障診断データ及び
データ転送フォーマットの仕様についても既にＳＡＥ−
Ｊ１８５０ 又はＩＳＯ−９１４１として公表されてい
る。
大気資源委員会（ＣＡＲＢ：Ｃａｒｉｆｏｒｎｉａ Ａ
ｉｒ Ｒｅｓｏｕｃｅｓ Ｂｏａｒｄ）では１９９４年
モデル以降の乗用車に関して、大気資源保護の目的から
、排ガスに関連した規制の実施を予定している。この規
制では、 ＮＯｘ及びＨＣ， ＣＯ等の有害物質の排出
量を現時点よりも減少させる必要が有ることは勿論、更
に乗用車のエンジン制御ユニットにそのユニットに接続
される各種センサ， 排ガス制御部品 （触媒等） の
劣化、あるいは故障を検知してユーザに知らせるオンボ
ードダイアグノッシスと称される自己診断機能を備える
ことが要求されている。このための故障診断データ及び
データ転送フォーマットの仕様についても既にＳＡＥ−
Ｊ１８５０ 又はＩＳＯ−９１４１として公表されてい
る。
【０００５】一方、上述の規制とは関係なく、近年の乗
用車の制御ユニットの高機能化及び機能の多種類化に伴
って、自己診断機能用のネットワークを乗用車内に張り
巡らせて種々の制御ユニットの動作をモニタする技術が
既に導入されている。また、制御ユニットのみならず、
ナビゲーションシステム，オーディオシステム，エアコ
ンディション，電話等の種々のシステムの操作，表示の
ネットワーク化が進みつつある。このような観点からも
、乗用車に対する車内ＬＡＮの導入が不可欠になりつつ
ある。
用車の制御ユニットの高機能化及び機能の多種類化に伴
って、自己診断機能用のネットワークを乗用車内に張り
巡らせて種々の制御ユニットの動作をモニタする技術が
既に導入されている。また、制御ユニットのみならず、
ナビゲーションシステム，オーディオシステム，エアコ
ンディション，電話等の種々のシステムの操作，表示の
ネットワーク化が進みつつある。このような観点からも
、乗用車に対する車内ＬＡＮの導入が不可欠になりつつ
ある。
【０００６】
【発明が解決しようとする課題】以上のように、今後の
乗用車の軽量化，高機能化等のために主として乗用車内
のワイヤハーネスの削減と配線の簡素化が可能な車内Ｌ
ＡＮ の導入は不可欠であり、そのためには前述のＳＡ
Ｅ−Ｊ１８５０ 又はＩＳＯ−９１４１の仕様に準拠し
た通信装置を使用する必要がある。
乗用車の軽量化，高機能化等のために主として乗用車内
のワイヤハーネスの削減と配線の簡素化が可能な車内Ｌ
ＡＮ の導入は不可欠であり、そのためには前述のＳＡ
Ｅ−Ｊ１８５０ 又はＩＳＯ−９１４１の仕様に準拠し
た通信装置を使用する必要がある。
【０００７】本発明は以上のような事情に鑑みてなされ
たものであり、主としてＳＡＥ−Ｊ１８５０又はＩＳＯ
−９１４１の仕様に準拠した通信装置、特にそのバッフ
ァメモリの提供を主たる目的とする。
たものであり、主としてＳＡＥ−Ｊ１８５０又はＩＳＯ
−９１４１の仕様に準拠した通信装置、特にそのバッフ
ァメモリの提供を主たる目的とする。
【０００８】
【課題を解決するための手段】本発明の通信装置は、そ
の送受信すべき情報を格納する複数のバッファを有する
バッファメモリに、送信すべき情報及び受信すべき情報
それぞれの状態に関する情報を格納するステータスレジ
スタを全バッファよりも少なくとも１個多く、送信すべ
き情報の送信状態に関する情報を格納する送信エラーレ
ジスタを送信すべき情報を格納するバッファと少なくと
も同数、受信すべき情報の受信状態に関する情報を格納
する受信エラーレジスタを受信すべき情報を格納するバ
ッファよりも少なくとも１個多く、受信すべき情報それ
ぞれを送信した他の通信装置に関する情報を格納するソ
ースアドレスレジスタを受信すべき情報を格納するバッ
ファよりも少なくとも１個多く、送信すべき情報が送信
された場合にその情報を受信すべき通信装置から返送さ
れる情報を格納する返信情報レジスタを送信すべき情報
を格納するバッファと少なくとも同数備えており、更に
送信バッファ又は受信バッファに情報が格納される場合
に、使用可能な１個のバッファを指定する手段と、その
情報に関連する種々の情報を上述の各種レジスタに格納
する際にバッファに対応付けられた各１個のレジスタを
指定するレジスタ指定手段を備えている。
の送受信すべき情報を格納する複数のバッファを有する
バッファメモリに、送信すべき情報及び受信すべき情報
それぞれの状態に関する情報を格納するステータスレジ
スタを全バッファよりも少なくとも１個多く、送信すべ
き情報の送信状態に関する情報を格納する送信エラーレ
ジスタを送信すべき情報を格納するバッファと少なくと
も同数、受信すべき情報の受信状態に関する情報を格納
する受信エラーレジスタを受信すべき情報を格納するバ
ッファよりも少なくとも１個多く、受信すべき情報それ
ぞれを送信した他の通信装置に関する情報を格納するソ
ースアドレスレジスタを受信すべき情報を格納するバッ
ファよりも少なくとも１個多く、送信すべき情報が送信
された場合にその情報を受信すべき通信装置から返送さ
れる情報を格納する返信情報レジスタを送信すべき情報
を格納するバッファと少なくとも同数備えており、更に
送信バッファ又は受信バッファに情報が格納される場合
に、使用可能な１個のバッファを指定する手段と、その
情報に関連する種々の情報を上述の各種レジスタに格納
する際にバッファに対応付けられた各１個のレジスタを
指定するレジスタ指定手段を備えている。
【０００９】また、本発明の通信装置は、送信バッファ
，受信バッファの使用バッファ数を計数するカウンタ及
びステータスレジスタの使用数を計数するカウンタを備
え、この計数値とレジスタ指定手段の指定値とに従って
レジスタ指定手段の異常を検出するように構成されてい
る。
，受信バッファの使用バッファ数を計数するカウンタ及
びステータスレジスタの使用数を計数するカウンタを備
え、この計数値とレジスタ指定手段の指定値とに従って
レジスタ指定手段の異常を検出するように構成されてい
る。
【００１０】更に、本発明の通信装置は、送信バッファ
には割付けられていないアドレスが割付けられた送信情
報書込み完了レジスタと受信バッファには割付けられて
いないアドレスが割付けられた受信情報読出し完了レジ
スタとを備え、送信情報の書込みに際しては、書込まれ
るべきデータが書込まれた後に所定のデータが出力され
ると共に送信情報書込み完了レジスタに割付けられたア
ドレスが出力されて所定のデータが送信情報書込み完了
レジスタに格納され、また受信情報の読出しに際しては
、読出されるべきデータが読出された後に所定のデータ
が出力されると共に受信情報読出し完了レジスタに割付
けられたアドレスが出力されて所定のデータが受信情報
読出し完了レジスタに格納されるように構成されている
。
には割付けられていないアドレスが割付けられた送信情
報書込み完了レジスタと受信バッファには割付けられて
いないアドレスが割付けられた受信情報読出し完了レジ
スタとを備え、送信情報の書込みに際しては、書込まれ
るべきデータが書込まれた後に所定のデータが出力され
ると共に送信情報書込み完了レジスタに割付けられたア
ドレスが出力されて所定のデータが送信情報書込み完了
レジスタに格納され、また受信情報の読出しに際しては
、読出されるべきデータが読出された後に所定のデータ
が出力されると共に受信情報読出し完了レジスタに割付
けられたアドレスが出力されて所定のデータが受信情報
読出し完了レジスタに格納されるように構成されている
。
【００１１】
【作用】本発明の通信装置では、送信バッファ又は受信
バッファに格納される情報に対応する種々の情報がそれ
ぞれの元の情報が格納されているバッファと相互に関連
付けられたレジスタに格納されるため、それらの情報が
同一属性の情報として管理される。
バッファに格納される情報に対応する種々の情報がそれ
ぞれの元の情報が格納されているバッファと相互に関連
付けられたレジスタに格納されるため、それらの情報が
同一属性の情報として管理される。
【００１２】また、本発明の通信装置では、レジスタ指
定手段の異常が検出可能なので、各レジスタの管理が容
易になる。
定手段の異常が検出可能なので、各レジスタの管理が容
易になる。
【００１３】更に、本発明の通信装置では、送信情報の
書込みに際して書込まれるべきデータが書込まれた後に
所定のデータが送信情報書込み完了レジスタに格納され
、また受信情報の読出しに際して読出されるべきデータ
が読出された後に所定のデータが受信情報読出し完了レ
ジスタに格納されるので、送信情報の書込み及び受信情
報の読出しが完了したことが簡易な構成にて確実に検出
される。
書込みに際して書込まれるべきデータが書込まれた後に
所定のデータが送信情報書込み完了レジスタに格納され
、また受信情報の読出しに際して読出されるべきデータ
が読出された後に所定のデータが受信情報読出し完了レ
ジスタに格納されるので、送信情報の書込み及び受信情
報の読出しが完了したことが簡易な構成にて確実に検出
される。
【００１４】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。なお、以下に説明する本発明の通信装置
は、前述のＳＡＥ１８５０ に準拠したプロトコル制御
を行い、その送信及び受信のデータ列はＳＡＥ２０５４
に規定されたフレームフォーマットに従う複数のデー
タ列よりなるものである。
いて詳述する。なお、以下に説明する本発明の通信装置
は、前述のＳＡＥ１８５０ に準拠したプロトコル制御
を行い、その送信及び受信のデータ列はＳＡＥ２０５４
に規定されたフレームフォーマットに従う複数のデー
タ列よりなるものである。
【００１５】図１は本発明の通信装置のバッファメモリ
の構成の概略を示すブロック図である。
の構成の概略を示すブロック図である。
【００１６】ここで、本発明の通信装置の構成を説明す
る前に、まず図４の本発明の通信装置の全体構成を示す
ブロック図を参照してデータの送信及び受信の際の全体
のデータの流れについての概念を説明する。
る前に、まず図４の本発明の通信装置の全体構成を示す
ブロック図を参照してデータの送信及び受信の際の全体
のデータの流れについての概念を説明する。
【００１７】図４において、本発明の通信装置８はマイ
クロコンピュータ９１と ＬＡＮ伝送路９０との間に位
置し、マイクロコンピュータインタフェイスブロック
（以下、マイクロコンピュータＩＦブロックという）
１１と、バッファメモリブロック９と、 ＬＡＮインタ
フェイスブロック （以下、ＬＡＮ ＩＦブロックとい
う）１０ とから構成されている。
クロコンピュータ９１と ＬＡＮ伝送路９０との間に位
置し、マイクロコンピュータインタフェイスブロック
（以下、マイクロコンピュータＩＦブロックという）
１１と、バッファメモリブロック９と、 ＬＡＮインタ
フェイスブロック （以下、ＬＡＮ ＩＦブロックとい
う）１０ とから構成されている。
【００１８】マイクロコンピュータ９１から ＬＡＮ伝
送路９０へデータを送信する場合のデータ列の転送はマ
イクロコンピュータ９１から参照符号１８ａ， １８，
１３， １３ａにて示すようにデータ列がマイクロコ
ンピュータＩＦブロック１１， バッファメモリブロッ
ク９， ＬＡＮ ＩＦブロック１０を順次転送されて
ＬＡＮ伝送路９０へ送出される。
送路９０へデータを送信する場合のデータ列の転送はマ
イクロコンピュータ９１から参照符号１８ａ， １８，
１３， １３ａにて示すようにデータ列がマイクロコ
ンピュータＩＦブロック１１， バッファメモリブロッ
ク９， ＬＡＮ ＩＦブロック１０を順次転送されて
ＬＡＮ伝送路９０へ送出される。
【００１９】具体的には、参照符号１８ａ にて示すよ
うに、送信データ列はマイクロコンピュータ９１から通
信装置８中のマイクロコンピュータＩＦブロック１１へ
転送され、次に参照符号１８にて示すように、バッファ
メモリブロック９へ転送され、更に参照符号１３にて示
すように、ＬＡＮ ＩＦブロック１０へ転送され、最後
に参照符号１３ａ にて示すように、ＬＡＮ ＩＦブロ
ック１０から ＬＡＮ伝送路９０へ送出されて送信動作
の完了となる。
うに、送信データ列はマイクロコンピュータ９１から通
信装置８中のマイクロコンピュータＩＦブロック１１へ
転送され、次に参照符号１８にて示すように、バッファ
メモリブロック９へ転送され、更に参照符号１３にて示
すように、ＬＡＮ ＩＦブロック１０へ転送され、最後
に参照符号１３ａ にて示すように、ＬＡＮ ＩＦブロ
ック１０から ＬＡＮ伝送路９０へ送出されて送信動作
の完了となる。
【００２０】なお、上述のような送信データ列の転送タ
イミングの一連の制御はマイクロコンピュータＩＦブロ
ック１１， バッファメモリブロック９， ＬＡＮ Ｉ
Ｆブロック１０の各ブロックにて行われる。
イミングの一連の制御はマイクロコンピュータＩＦブロ
ック１１， バッファメモリブロック９， ＬＡＮ Ｉ
Ｆブロック１０の各ブロックにて行われる。
【００２１】次に ＬＡＮ伝送路９０からマイクロコン
ピュータ９１にデータ列が受信される場合の受信データ
列の転送方向について説明する。
ピュータ９１にデータ列が受信される場合の受信データ
列の転送方向について説明する。
【００２２】ＬＡＮ伝送路９０から受信されたデータ列
はＬＡＮ ＩＦブロック１０から参照符号１５ａ， １
５， ２０， ２０ａにて示すようにデータ列がＬＡＮ
ＩＦブロック１０， バッファメモリブロック９，
マイクロコンピュータＩＦブロック１１を順次転送され
てマイクロコンピュータ９１に入力される。
はＬＡＮ ＩＦブロック１０から参照符号１５ａ， １
５， ２０， ２０ａにて示すようにデータ列がＬＡＮ
ＩＦブロック１０， バッファメモリブロック９，
マイクロコンピュータＩＦブロック１１を順次転送され
てマイクロコンピュータ９１に入力される。
【００２３】具体的には、参照符号１５ａ にて示すよ
うに、受信データ列は ＬＡＮ伝送路９０から通信装置
８中のＬＡＮ ＩＦブロック１０へ転送され、参照符号
１５にて示すように、バッファメモリブロック９へ転送
される。そして、参照符号２０にて示すように、受信デ
ータ列及び受信データ列に関する同一属性を有するデー
タがマイクロコンピュータＩＦブロック１１に転送され
、参照符号２０ａ にて示すように、マイクロコンピュ
ータ９１にデータ列が転送される。
うに、受信データ列は ＬＡＮ伝送路９０から通信装置
８中のＬＡＮ ＩＦブロック１０へ転送され、参照符号
１５にて示すように、バッファメモリブロック９へ転送
される。そして、参照符号２０にて示すように、受信デ
ータ列及び受信データ列に関する同一属性を有するデー
タがマイクロコンピュータＩＦブロック１１に転送され
、参照符号２０ａ にて示すように、マイクロコンピュ
ータ９１にデータ列が転送される。
【００２４】なお、上述のような受信データ列の転送の
タイミングの一連の制御は送信の場合と同様に、マイク
ロコンピュータＩＦブロック１１， バッファメモリブ
ロック９，ＬＡＮ ＩＦブロック１０の各ブロックにて
行われる。
タイミングの一連の制御は送信の場合と同様に、マイク
ロコンピュータＩＦブロック１１， バッファメモリブ
ロック９，ＬＡＮ ＩＦブロック１０の各ブロックにて
行われる。
【００２５】上述のような図４に示されている通信装置
８中のバッファメモリブロック９内に図１に示されてい
るバッファメモリが配置されている。
８中のバッファメモリブロック９内に図１に示されてい
るバッファメモリが配置されている。
【００２６】次にバッファメモリの構成例をその構成の
概略を示すブロック図である図１を参照して説明する。
概略を示すブロック図である図１を参照して説明する。
【００２７】バッファメモリは、大きく分けると、送信
バッファ１と、受信バッファ群２と、送信データ列及び
受信データ列 （以下、データ列をフレームと表現し、
送信データ列を送信フレーム， 受信データ列を受信フ
レームという） の状態 （ステータス） を管理する
ためのデータが格納されるレジスタ群 （以下、ステー
タスレジスタ群という） ３と、１フレームのデータ転
送状態をそれぞれ格納する複数のレジスタからなるレジ
スタ群５と、１フレーム中の特定のデータをそれぞれ格
納する複数のレジスタからなるレジスタ群６とで構成さ
れている。
バッファ１と、受信バッファ群２と、送信データ列及び
受信データ列 （以下、データ列をフレームと表現し、
送信データ列を送信フレーム， 受信データ列を受信フ
レームという） の状態 （ステータス） を管理する
ためのデータが格納されるレジスタ群 （以下、ステー
タスレジスタ群という） ３と、１フレームのデータ転
送状態をそれぞれ格納する複数のレジスタからなるレジ
スタ群５と、１フレーム中の特定のデータをそれぞれ格
納する複数のレジスタからなるレジスタ群６とで構成さ
れている。
【００２８】送信バッファ１は、送信データ列を格納す
る複数のレジスタにて構成されており、１組が備えられ
ている。
る複数のレジスタにて構成されており、１組が備えられ
ている。
【００２９】受信バッファ群２は、第１，第２受信バッ
ファ２ａ， ２ｂの２組が備えられている。それぞれの
受信バッファ２ａ， ２ｂは受信フレームをそれぞれ１
フレーム格納する複数のレジスタにて構成されている。
ファ２ａ， ２ｂの２組が備えられている。それぞれの
受信バッファ２ａ， ２ｂは受信フレームをそれぞれ１
フレーム格納する複数のレジスタにて構成されている。
【００３０】ステータスレジスタ群３は、上述の如く、
送信フレーム及び受信フレームの状態を管理するための
データがそれぞれ１データ格納される第１，第２，第３
，第４ステータスレジスタ３ａ， ３ｂ， ３ｃ， ３
ｄにて構成されている。
送信フレーム及び受信フレームの状態を管理するための
データがそれぞれ１データ格納される第１，第２，第３
，第４ステータスレジスタ３ａ， ３ｂ， ３ｃ， ３
ｄにて構成されている。
【００３１】レジスタ群５は、送信エラーレジスタ４と
受信エラーレジスタ群５ｄとで構成されている。
受信エラーレジスタ群５ｄとで構成されている。
【００３２】送信エラーレジスタ４は、１組の送信フレ
ームの送信状態に関するデータが格納されるレジスタで
ある。また、受信エラーレジスタ群５ｄは、１組の受信
フレームの受信状態に関するデータがそれぞれ格納され
る第１，第２，第３受信エラーレジスタ５ａ， ５ｂ，
５ｃにて構成されている。
ームの送信状態に関するデータが格納されるレジスタで
ある。また、受信エラーレジスタ群５ｄは、１組の受信
フレームの受信状態に関するデータがそれぞれ格納され
る第１，第２，第３受信エラーレジスタ５ａ， ５ｂ，
５ｃにて構成されている。
【００３３】レジスタ群６は、ソースアドレスレジスタ
群６ｄと返信ＲＳＰ レジスタ７とで構成されている。
群６ｄと返信ＲＳＰ レジスタ７とで構成されている。
【００３４】ソースアドレスレジスタ群６ｄは、１組の
受信フレーム中の特定のデータをそれぞれ格納する第１
，第２，第３ソースアドレスレジスタ６ａ， ６ｂ，
６ｃにて構成されている。また、返信ＲＳＰ レジスタ
７は、１組の送信フレームに関する特定のデータを格納
するレジスタである。
受信フレーム中の特定のデータをそれぞれ格納する第１
，第２，第３ソースアドレスレジスタ６ａ， ６ｂ，
６ｃにて構成されている。また、返信ＲＳＰ レジスタ
７は、１組の送信フレームに関する特定のデータを格納
するレジスタである。
【００３５】次に、本発明の通信装置のバッファメモリ
の具体的な構成を示す図２及び図３を参照して、更に具
体的に本発明の通信装置のバッファメモリの構成につい
て説明する。
の具体的な構成を示す図２及び図３を参照して、更に具
体的に本発明の通信装置のバッファメモリの構成につい
て説明する。
【００３６】送信バッファ１は、１フレーム分の送信フ
レームを構成する複数のデータをそれぞれ格納するため
の１５のレジスタにて構成されている。送信バッファ１
の各レジスタは８ビット（１バイト） のデータ容量で
あり、先頭アドレス側から順に、メッセージ長， 優先
コード， デスティネーションアドレス， ソースアド
レス， タイプフォーマット／ダイアグモードの各デー
タ， 最大１０バイトの通信データがそれぞれ格納され
る。
レームを構成する複数のデータをそれぞれ格納するため
の１５のレジスタにて構成されている。送信バッファ１
の各レジスタは８ビット（１バイト） のデータ容量で
あり、先頭アドレス側から順に、メッセージ長， 優先
コード， デスティネーションアドレス， ソースアド
レス， タイプフォーマット／ダイアグモードの各デー
タ， 最大１０バイトの通信データがそれぞれ格納され
る。
【００３７】受信バッファ群２は、受信されたフレーム
を２フレーム分格納できる。このため、受信バッファ群
２には同一構成の第１及び第２受信バッファ２ａ及び２
ｂが備えられている。各受信バッファ２ａ， ２ｂはそ
れぞれ１フレーム分の受信フレームを構成する複数のデ
ータをそれぞれ格納するための１６のレジスタにて構成
されている。 第１及び第２受信バッファ２ａ及び２ｂの各レジスタは
８ビット（１バイト） のデータ容量であり、先頭アド
レス側から順に、メッセージ長， 優先コード， デス
ティネーションアドレス， ソースアドレス， タイプ
フォーマット／ダイアグモードの各データ， 最大１０
バイトの通信データ， ＣＲＣデータがそれぞれ格納さ
れる。
を２フレーム分格納できる。このため、受信バッファ群
２には同一構成の第１及び第２受信バッファ２ａ及び２
ｂが備えられている。各受信バッファ２ａ， ２ｂはそ
れぞれ１フレーム分の受信フレームを構成する複数のデ
ータをそれぞれ格納するための１６のレジスタにて構成
されている。 第１及び第２受信バッファ２ａ及び２ｂの各レジスタは
８ビット（１バイト） のデータ容量であり、先頭アド
レス側から順に、メッセージ長， 優先コード， デス
ティネーションアドレス， ソースアドレス， タイプ
フォーマット／ダイアグモードの各データ， 最大１０
バイトの通信データ， ＣＲＣデータがそれぞれ格納さ
れる。
【００３８】第１，第２，第３，第４ステータレジスタ
３ａ， ３ｂ， ３ｃ， ３ｄは、上述の送信バッファ
１に格納されている１送信フレーム及び両受信バッファ
２ａ及び２ｂに格納されている２受信フレーム、更に両
受信バッファ２ａ及び２ｂにそれぞれ受信フレームが格
納されている場合に第３のフレームの受信が要求された
場合にそれらの状態を管理するためのデータをそれぞれ
のフレームについて１データずつ格納する。
３ａ， ３ｂ， ３ｃ， ３ｄは、上述の送信バッファ
１に格納されている１送信フレーム及び両受信バッファ
２ａ及び２ｂに格納されている２受信フレーム、更に両
受信バッファ２ａ及び２ｂにそれぞれ受信フレームが格
納されている場合に第３のフレームの受信が要求された
場合にそれらの状態を管理するためのデータをそれぞれ
のフレームについて１データずつ格納する。
【００３９】送信エラーレジスタ４は、送信バッファ１
に格納された送信フレームの送信状態のデータ、即ちエ
ラー発生があったか否かを示すデータが格納される。
に格納された送信フレームの送信状態のデータ、即ちエ
ラー発生があったか否かを示すデータが格納される。
【００４０】受信エラーレジスタ群５ｄの第１， 第２
， 第３受信エラーレジスタ５ａ， ５ｂ， ５ｃは上
述の受信バッファ２ａ，２ｂに格納された２受信フレー
ム及び両受信バッファ２ａ，２ｂに既に受信フレームが
格納されている場合に更に第３のフレームの受信が要求
された場合にそれらの受信状態のデータ、即ちエラー発
生があったか否かを示すデータが格納される。
， 第３受信エラーレジスタ５ａ， ５ｂ， ５ｃは上
述の受信バッファ２ａ，２ｂに格納された２受信フレー
ム及び両受信バッファ２ａ，２ｂに既に受信フレームが
格納されている場合に更に第３のフレームの受信が要求
された場合にそれらの受信状態のデータ、即ちエラー発
生があったか否かを示すデータが格納される。
【００４１】ソースアドレスレジスタ群６ｄの第１，
第２， 第３ソースアドレスレジスタ６ａ，６ｂ， ６
ｃは上述の受信バッファ２ａ， ２ｂに格納されている
受信フレーム及び上述の第３のフレーム中の第４バイト
目のデータであるソースアドレスをそれぞれ格納する。
第２， 第３ソースアドレスレジスタ６ａ，６ｂ， ６
ｃは上述の受信バッファ２ａ， ２ｂに格納されている
受信フレーム及び上述の第３のフレーム中の第４バイト
目のデータであるソースアドレスをそれぞれ格納する。
【００４２】返信ＲＳＰ レジスタ７は、前述のＳＡＥ
−Ｊ１８５０に規定されている送信フレームを送信した
場合に受信側から返送されてくる返信レスポンス （以
下、返信ＲＳＰ という） を格納する。
−Ｊ１８５０に規定されている送信フレームを送信した
場合に受信側から返送されてくる返信レスポンス （以
下、返信ＲＳＰ という） を格納する。
【００４３】次に、送信バッファ１及び受信バッファ群
２の両受信バッファ２ａ， ２ｂのアドレス構成につい
て、それを示す図５の模式図を参照して説明する。
２の両受信バッファ２ａ， ２ｂのアドレス構成につい
て、それを示す図５の模式図を参照して説明する。
【００４４】送信バッファ１は、８ビットを１バイトと
して構成されたデータ列を１５バイト（他に１バイトの
未使用領域がある）格納可能なメモリ領域を有する。ま
た、両受信バッファ２ａ及び２ｂは共に８ビットを１バ
イトとして構成されたデータ列を１６バイト格納可能な
メモリ領域を有している。
して構成されたデータ列を１５バイト（他に１バイトの
未使用領域がある）格納可能なメモリ領域を有する。ま
た、両受信バッファ２ａ及び２ｂは共に８ビットを１バ
イトとして構成されたデータ列を１６バイト格納可能な
メモリ領域を有している。
【００４５】送信バッファ１の書込みアドレス１ＷＡ
及び読出しアドレス１ＲＡ は１６進表示で”００”か
ら”０Ｆ”までのアドレスが共通に割付けられている。 また、第１受信バッファ２ａの書込みアドレス２ａＷＡ
及び読出しアドレス２ａＲＡは１６進表示で”１０”か
ら”１Ｆ”までが共通に割付けられている。更に、第２
受信バッファ２ｂの書込みアドレス２ｂＷＡ及び読出し
アドレス２ｂＲＡも１６進表示で”２０”から”２Ｆ”
までが共通に割付けられている。
及び読出しアドレス１ＲＡ は１６進表示で”００”か
ら”０Ｆ”までのアドレスが共通に割付けられている。 また、第１受信バッファ２ａの書込みアドレス２ａＷＡ
及び読出しアドレス２ａＲＡは１６進表示で”１０”か
ら”１Ｆ”までが共通に割付けられている。更に、第２
受信バッファ２ｂの書込みアドレス２ｂＷＡ及び読出し
アドレス２ｂＲＡも１６進表示で”２０”から”２Ｆ”
までが共通に割付けられている。
【００４６】なお、送信バッファ１及び受信バッファ群
２以外の各レジスタについては、図６に示す如くアドレ
スが割付けられている。ここで、アドレス”７Ｅ”及び
”７Ｆ”のＴＸレジスタ書込み完了レジスタ６４及びＲ
Ｘレジスタ読出し完了レジスタ６７については後述する
。
２以外の各レジスタについては、図６に示す如くアドレ
スが割付けられている。ここで、アドレス”７Ｅ”及び
”７Ｆ”のＴＸレジスタ書込み完了レジスタ６４及びＲ
Ｘレジスタ読出し完了レジスタ６７については後述する
。
【００４７】ここで、送信バッファ１に格納される送信
フレームを構成するデータ及びその配列について図７の
模式図を参照して説明する。
フレームを構成するデータ及びその配列について図７の
模式図を参照して説明する。
【００４８】図７において、参照符号１００ にて示さ
れている範囲が送信バッファ１に格納される送信データ
群である。このデータ群は、メッセージフィールド１０
２ である送信フレームと、このメッセージフィールド
１０２ のメッセージ長 （バイト数） を示すデータ
が格納されるメッセージ長フィールド１０１ とで構成
されている。
れている範囲が送信バッファ１に格納される送信データ
群である。このデータ群は、メッセージフィールド１０
２ である送信フレームと、このメッセージフィールド
１０２ のメッセージ長 （バイト数） を示すデータ
が格納されるメッセージ長フィールド１０１ とで構成
されている。
【００４９】メッセージフィールド１０２ は、４バイ
トの通信制御データ群フィールド１１０ と、本来の通
信データが格納されるフィールドである最大１０バイト
の通信データ群フィールド１２０ とで構成されている
。通信制御データ群フィールド１１０ の各１バイトの
フィールドは、優先コード， デスティネーションアド
レス， ソースアドレス， タイプフォーマット／ダイ
アグモードの各データが格納されるフィールド１１１，
１１２， １１３， １１４になっている。
トの通信制御データ群フィールド１１０ と、本来の通
信データが格納されるフィールドである最大１０バイト
の通信データ群フィールド１２０ とで構成されている
。通信制御データ群フィールド１１０ の各１バイトの
フィールドは、優先コード， デスティネーションアド
レス， ソースアドレス， タイプフォーマット／ダイ
アグモードの各データが格納されるフィールド１１１，
１１２， １１３， １１４になっている。
【００５０】この送信フレームの通信データ群フィール
ド１２０ はそれぞれの送信フレームによりバイト数が
異なり、従って送信フレーム全体のメッセージ長は不定
である。このため送信データ群１００ のメッセージ長
フィールド１０１ にはメッセージフィールド１０２
のバイト数が格納される。但し、最大は１４バイトであ
る。
ド１２０ はそれぞれの送信フレームによりバイト数が
異なり、従って送信フレーム全体のメッセージ長は不定
である。このため送信データ群１００ のメッセージ長
フィールド１０１ にはメッセージフィールド１０２
のバイト数が格納される。但し、最大は１４バイトであ
る。
【００５１】このような送信データ群１００ が送信バ
ッファ１に格納されるのであるが、具体的には以下の如
く格納される。
ッファ１に格納されるのであるが、具体的には以下の如
く格納される。
【００５２】送信バッファ１の両アドレス１ＷＡ， １
ＲＡの”００”の１バイトの領域にはメッセージ長フィ
ールド１０１ が格納される。アドレス”０１”乃至”
０４”の４バイトの領域には通信制御データ群１１０
を構成する４バイトのデータがそれぞれ格納される。即
ち、通信制御データ群１１０ の各データは、アドレス
”０１”の第１バイトに優先コードのフィールド１１１
が、アドレス”０２”の第２バイトにデスティネーシ
ョンアドレスのフィールド１１２ が、アドレス”０３
”の第３バイトにソースアドレスのフィールド１１３
が、アドレス”０４”の第４バイトにタイプフォーマッ
ト／ダイアグモードのフィールド１１４ がそれぞれ格
納される。アドレス”０５”乃至”０Ｇ”までの１０バ
イトの領域はｎ（ｎは１から１０まで） 個の通信デー
タ群にて構成される通信データ群フィールド１２０ の
各フィールドが格納される。
ＲＡの”００”の１バイトの領域にはメッセージ長フィ
ールド１０１ が格納される。アドレス”０１”乃至”
０４”の４バイトの領域には通信制御データ群１１０
を構成する４バイトのデータがそれぞれ格納される。即
ち、通信制御データ群１１０ の各データは、アドレス
”０１”の第１バイトに優先コードのフィールド１１１
が、アドレス”０２”の第２バイトにデスティネーシ
ョンアドレスのフィールド１１２ が、アドレス”０３
”の第３バイトにソースアドレスのフィールド１１３
が、アドレス”０４”の第４バイトにタイプフォーマッ
ト／ダイアグモードのフィールド１１４ がそれぞれ格
納される。アドレス”０５”乃至”０Ｇ”までの１０バ
イトの領域はｎ（ｎは１から１０まで） 個の通信デー
タ群にて構成される通信データ群フィールド１２０ の
各フィールドが格納される。
【００５３】次に、両受信バッファ２ａ， ２ｂに格納
される受信フレームのデータ及びデータ配列についてそ
の構成を示す図８の模式図を参照して説明する。
される受信フレームのデータ及びデータ配列についてそ
の構成を示す図８の模式図を参照して説明する。
【００５４】図８において参照符号２００ にて示され
ている範囲が両受信バッファ２ａ， ２ｂに格納される
データ群である。このデータ群は、メッセージフィール
ド１０２ 及び ＣＲＣバイトデータが格納される Ｃ
ＲＣフィールド２０３ とで構成される受信フレーム２
０２にこの受信フレーム２０２ のメッセージ長を示す
メッセージ長フィールド２０１ が付加されて構成され
ている。
ている範囲が両受信バッファ２ａ， ２ｂに格納される
データ群である。このデータ群は、メッセージフィール
ド１０２ 及び ＣＲＣバイトデータが格納される Ｃ
ＲＣフィールド２０３ とで構成される受信フレーム２
０２にこの受信フレーム２０２ のメッセージ長を示す
メッセージ長フィールド２０１ が付加されて構成され
ている。
【００５５】メッセージフィールド１０２ は、４バイ
トの通信制御データ群フィールド１１０ と、本来の通
信データが格納されるフィールドである最大１０バイト
の通信データ群フィールド１２０ とで構成されている
。通信制御データ群フィールド１１０ の各１バイトの
フィールドは、優先コード， デスティネーションアド
レス， ソースアドレス， タイプフォーマット／ダイ
アグモードの各データが格納されるフィールド１１１，
１１２， １１３， １１４になっている。
トの通信制御データ群フィールド１１０ と、本来の通
信データが格納されるフィールドである最大１０バイト
の通信データ群フィールド１２０ とで構成されている
。通信制御データ群フィールド１１０ の各１バイトの
フィールドは、優先コード， デスティネーションアド
レス， ソースアドレス， タイプフォーマット／ダイ
アグモードの各データが格納されるフィールド１１１，
１１２， １１３， １１４になっている。
【００５６】この受信フレーム２ａ， ２ｂの通信デー
タ群フィールド１２０ はそれぞれの受信フレームによ
りバイト数が異なり、従って送信フレーム全体のメッセ
ージ長は不定である。このため受信データ群２００ の
メッセージ長フィールド２０１ にはメッセージフィー
ルド１０２ のバイト数に ＣＲＣフィールド２０３
のバイト数を付加したバイト数が格納される。但し、最
大は受信フレームでは ＣＲＣフィールド２０３ が付
加されるため、送信データ群のメッセージ長フィールド
１０１ とは異なって１５バイトである。
タ群フィールド１２０ はそれぞれの受信フレームによ
りバイト数が異なり、従って送信フレーム全体のメッセ
ージ長は不定である。このため受信データ群２００ の
メッセージ長フィールド２０１ にはメッセージフィー
ルド１０２ のバイト数に ＣＲＣフィールド２０３
のバイト数を付加したバイト数が格納される。但し、最
大は受信フレームでは ＣＲＣフィールド２０３ が付
加されるため、送信データ群のメッセージ長フィールド
１０１ とは異なって１５バイトである。
【００５７】このような受信データ群が両受信バッファ
２ａ， ２ｂのいずれかまたは双方に格納されるのであ
るが、具体的には以下の如く格納される。
２ａ， ２ｂのいずれかまたは双方に格納されるのであ
るが、具体的には以下の如く格納される。
【００５８】第１受信バッファ２ａの両アドレス２ａＷ
Ａ， ２ａＲＡの”１０”の１バイトの領域にはメッセ
ージ長フィールド２０１ が格納される。アドレス”１
１”乃至”１４”の４バイトの領域には通信制御データ
群１１０ を構成する４バイトのデータがそれぞれ格納
される。即ち、通信制御データ群１１０ の各データは
、アドレス”１１”の第１バイト１１１ に優先コード
のフィールド１１１ が、アドレス”１２”の第２バイ
トにデスティネーションアドレスのフィールド１１２
が、アドレス”１３”の第３バイトにソースアドレスの
フィールド１１３ が、アドレス”１４”の第４バイト
にタイプフォーマット／ダイアグモードのフィールド１
１４ がそれぞれ格納される。アドレス”１５”乃至”
１Ｇ”までの１０バイトの領域はｎ（ｎは１から１０ま
で） 個の通信データ群にて構成される通信データ群フ
ィールド１２０ の各フィールドが格納される。そして
、たとえば通信データ群フィールド１２０が最大の１０
個の通信データにて構成されている場合は、アドレス”
１Ｆ”の１バイトの領域には ＣＲＣフィールド２０３
が格納される。
Ａ， ２ａＲＡの”１０”の１バイトの領域にはメッセ
ージ長フィールド２０１ が格納される。アドレス”１
１”乃至”１４”の４バイトの領域には通信制御データ
群１１０ を構成する４バイトのデータがそれぞれ格納
される。即ち、通信制御データ群１１０ の各データは
、アドレス”１１”の第１バイト１１１ に優先コード
のフィールド１１１ が、アドレス”１２”の第２バイ
トにデスティネーションアドレスのフィールド１１２
が、アドレス”１３”の第３バイトにソースアドレスの
フィールド１１３ が、アドレス”１４”の第４バイト
にタイプフォーマット／ダイアグモードのフィールド１
１４ がそれぞれ格納される。アドレス”１５”乃至”
１Ｇ”までの１０バイトの領域はｎ（ｎは１から１０ま
で） 個の通信データ群にて構成される通信データ群フ
ィールド１２０ の各フィールドが格納される。そして
、たとえば通信データ群フィールド１２０が最大の１０
個の通信データにて構成されている場合は、アドレス”
１Ｆ”の１バイトの領域には ＣＲＣフィールド２０３
が格納される。
【００５９】なお、第２受信バッファ２ｂについても基
本的には同様であり、両アドレス２ｂＷＡ， ２ｂＲＡ
の上位側がいずれも第１受信バッファ２ａの場合の”１
” が”２” になる点のみが異なる。
本的には同様であり、両アドレス２ｂＷＡ， ２ｂＲＡ
の上位側がいずれも第１受信バッファ２ａの場合の”１
” が”２” になる点のみが異なる。
【００６０】以上を要約すれば、送信バッファ１に格納
される送信データ群１００ と両受信バッファ２ａ，
２ｂに格納される受信データ群２００ との相違点は、
送信バッファ１又は受信バッファ２ａ， ２ｂのアドレ
スの下位４ビット側が”Ｆ” である領域に格納される
第１６バイトのみである。 即ち、送信データ群１００ では第１６バイトは未使用
であり、受信データ群２００ ではたとえば通信データ
群フィールド１２０ が最大の１０個の通信データにて
構成されている場合は、第１６バイトは ＣＲＣフィー
ルド２０３ として使用されている。そして、送信バッ
ファ１に割付けられているアドレス１ＷＡ， １ＲＡは
上位４ビットが１６進表示で”０” に固定されており
、下位４ビットを”０”から”Ｆ”（実際には”Ｇ”
まで） に順次的に変化させれば１６バイトの送信バッ
ファ１内の固有のアドレスを指定することが可能になっ
ている。
される送信データ群１００ と両受信バッファ２ａ，
２ｂに格納される受信データ群２００ との相違点は、
送信バッファ１又は受信バッファ２ａ， ２ｂのアドレ
スの下位４ビット側が”Ｆ” である領域に格納される
第１６バイトのみである。 即ち、送信データ群１００ では第１６バイトは未使用
であり、受信データ群２００ ではたとえば通信データ
群フィールド１２０ が最大の１０個の通信データにて
構成されている場合は、第１６バイトは ＣＲＣフィー
ルド２０３ として使用されている。そして、送信バッ
ファ１に割付けられているアドレス１ＷＡ， １ＲＡは
上位４ビットが１６進表示で”０” に固定されており
、下位４ビットを”０”から”Ｆ”（実際には”Ｇ”
まで） に順次的に変化させれば１６バイトの送信バッ
ファ１内の固有のアドレスを指定することが可能になっ
ている。
【００６１】また第１受信バッファ２ａに割付けられて
いるアドレス２ａＷＡ， ２ａＲＡは上位４ビットが１
６進表示で”１” に固定されており、下位４ビットを
”０” から”Ｆ” に順次的に変化させれば１６バイ
トの第１受信バッファ２ａ内の固有のアドレスを指定す
ることが可能になっている。更に、第２受信バッファ２
ｂに割付けられているアドレス２ｂＷＡ， ２ｂＲＡは
上位４ビットが１６進表示で”２”に固定されており、
下位４ビットを”０” から”Ｆ” に順次的に変化さ
せれば１６バイトの第２受信バッファ２ｂ内の固有のア
ドレスを指定することが可能になっている。
いるアドレス２ａＷＡ， ２ａＲＡは上位４ビットが１
６進表示で”１” に固定されており、下位４ビットを
”０” から”Ｆ” に順次的に変化させれば１６バイ
トの第１受信バッファ２ａ内の固有のアドレスを指定す
ることが可能になっている。更に、第２受信バッファ２
ｂに割付けられているアドレス２ｂＷＡ， ２ｂＲＡは
上位４ビットが１６進表示で”２”に固定されており、
下位４ビットを”０” から”Ｆ” に順次的に変化さ
せれば１６バイトの第２受信バッファ２ｂ内の固有のア
ドレスを指定することが可能になっている。
【００６２】つまり、バッファメモリブロック９に対す
るアドレス指定は、その８ビットアドレスの内の上位４
ビットで送信バッファ１，第１受信バッファ２ａ又は第
２受信バッファ２ｂのいずれかが指定され、下位４ビッ
トでそれらの各１バイトの領域が指定される。
るアドレス指定は、その８ビットアドレスの内の上位４
ビットで送信バッファ１，第１受信バッファ２ａ又は第
２受信バッファ２ｂのいずれかが指定され、下位４ビッ
トでそれらの各１バイトの領域が指定される。
【００６３】次に、このようなアドレス構成を有する送
信バッファ１及び受信バッファ群２のアドレス発生のた
めの構成について説明する。
信バッファ１及び受信バッファ群２のアドレス発生のた
めの構成について説明する。
【００６４】図９は送信バッファ１及び受信バッファ群
２のたのアドレス発生機構の要部の構成を示すブロック
図である。なお、図９上で右側にＬＡＮ ＩＦブロック
１０が、左側にマイクロコンピュータＩＦブロック１１
がそれぞれ位置している。
２のたのアドレス発生機構の要部の構成を示すブロック
図である。なお、図９上で右側にＬＡＮ ＩＦブロック
１０が、左側にマイクロコンピュータＩＦブロック１１
がそれぞれ位置している。
【００６５】図９において、参照符号１４ａ はＬＡＮ
ＩＦブロック１０から与えられている４ビットのアド
レス信号であり、デコーダ１５０ に入力される。この
デコーダ１５０ には４ビットカウンタ１５１ が接続
されており、そのカウント値の出力信号１４ｂ がデコ
ーダ１５０ に入力される。デコーダ１５０ はＬＡＮ
ＩＦブロック１０から与えられているアドレス信号１
４ａ を上位４ビットとし、カウンタ１５１ の出力信
号１４ｂ を下位４ビットとして８ビットのアドレス信
号１４を発生し、送信バッファ１， 第１受信バッファ
２ａ，第２受信バッファ２ｂにそれぞれ与える。
ＩＦブロック１０から与えられている４ビットのアド
レス信号であり、デコーダ１５０ に入力される。この
デコーダ１５０ には４ビットカウンタ１５１ が接続
されており、そのカウント値の出力信号１４ｂ がデコ
ーダ１５０ に入力される。デコーダ１５０ はＬＡＮ
ＩＦブロック１０から与えられているアドレス信号１
４ａ を上位４ビットとし、カウンタ１５１ の出力信
号１４ｂ を下位４ビットとして８ビットのアドレス信
号１４を発生し、送信バッファ１， 第１受信バッファ
２ａ，第２受信バッファ２ｂにそれぞれ与える。
【００６６】カウンタ１５１ の出力信号１４ｂ は比
較器１５３ にも与えられており、またこの比較器１５
３ からカウンタ１５１ へはリセット信号ＲＳ１ が
与えられている。
較器１５３ にも与えられており、またこの比較器１５
３ からカウンタ１５１ へはリセット信号ＲＳ１ が
与えられている。
【００６７】参照符号１５ａ， １５ｂはそれぞれＬＡ
Ｎ ＩＦブロック１０から第１受信バッファ２ａ， 第
２受信バッファ２ｂへの入力データ信号を示しており、
参照符号１３は送信バッファ１からの出力データ信号を
示している。そして、この送信バッファ１からの出力デ
ータ信号１３はメッセージ長レジスタ１５２ にも与え
られていて、送信バッファ１に格納されている送信デー
タ群がＬＡＮ ＩＦブロック１０へ出力される際にその
先頭に位置するメッセージ長のデータがこのメッセージ
長レジスタ１５２ に格納される。
Ｎ ＩＦブロック１０から第１受信バッファ２ａ， 第
２受信バッファ２ｂへの入力データ信号を示しており、
参照符号１３は送信バッファ１からの出力データ信号を
示している。そして、この送信バッファ１からの出力デ
ータ信号１３はメッセージ長レジスタ１５２ にも与え
られていて、送信バッファ１に格納されている送信デー
タ群がＬＡＮ ＩＦブロック１０へ出力される際にその
先頭に位置するメッセージ長のデータがこのメッセージ
長レジスタ１５２ に格納される。
【００６８】なお、このメッセージ長レジスタ１５２
に格納されたメッセージ長のデータは比較器１５３ に
与えられる。そして、比較器１５３ はメッセージ長レ
ジスタ１５２ から与えられるメッセージ長のデータと
カウンタ１５１ のカウント値の出力信号１４ｂ とを
比較し、一致した時点でカウンタ１５１ へ出力してい
る前述のリセット信号ＲＳ１をアクティブにする。
に格納されたメッセージ長のデータは比較器１５３ に
与えられる。そして、比較器１５３ はメッセージ長レ
ジスタ１５２ から与えられるメッセージ長のデータと
カウンタ１５１ のカウント値の出力信号１４ｂ とを
比較し、一致した時点でカウンタ１５１ へ出力してい
る前述のリセット信号ＲＳ１をアクティブにする。
【００６９】一方、参照符号１７ａ はマイクロコンピ
ュータＩＦブロック１１から与えられている４ビットの
アドレス信号であり、デコーダ１６０ に入力される。 このデコーダ１６０には４ビットカウンタ１６１ が接
続されており、そのカウント値の出力信号１７ｂ がデ
コーダ１６０ に入力される。デコーダ１６０ はマイ
クロコンピュータＩＦブロック１１から与えられている
アドレス信号１７ａ を上位４ビットとし、カウンタ
１６１ の出力信号１７ｂ を下位４ビットとして８ビ
ットのアドレス信号１７を発生し、送信バッファ１，
第１受信バッファ２ａ， 第２受信バッファ２ｂに与え
る。
ュータＩＦブロック１１から与えられている４ビットの
アドレス信号であり、デコーダ１６０ に入力される。 このデコーダ１６０には４ビットカウンタ１６１ が接
続されており、そのカウント値の出力信号１７ｂ がデ
コーダ１６０ に入力される。デコーダ１６０ はマイ
クロコンピュータＩＦブロック１１から与えられている
アドレス信号１７ａ を上位４ビットとし、カウンタ
１６１ の出力信号１７ｂ を下位４ビットとして８ビ
ットのアドレス信号１７を発生し、送信バッファ１，
第１受信バッファ２ａ， 第２受信バッファ２ｂに与え
る。
【００７０】カウンタ１６１ の出力信号１７ｂ は比
較器１６３ にも与えられており、またこの比較器１６
３ からカウンタ１６１へはリセット信号ＲＳ２ が与
えられている。
較器１６３ にも与えられており、またこの比較器１６
３ からカウンタ１６１へはリセット信号ＲＳ２ が与
えられている。
【００７１】参照符号２０ａ， ２０ｂはそれぞれ第１
受信バッファ２ａ， 第２受信バッファ２ｂからマイク
ロコンピュータＩＦブロック１１への出力データ信号を
示しており、参照符号１８はマイクロコンピュータＩＦ
ブロック１１から送信バッファ１への入力データ信号を
示している。そして、第１受信バッファ２ａ， 第２受
信バッファ２ｂからマイクロコンピュータＩＦブロック
１１へのの出力データ信号２０ａ， ２０ｂはセレクタ
１６４ を介してメッセージ長レジスタ１６２に与えら
れていて、両受信バッファ２ａ， ２ｂに格納されてい
る受信データ群がマイクロコンピュータＩＦブロック１
１へ出力される際に、その先頭に位置するメッセージ長
のデータがこのメッセージ長レジスタ１６２ に格納さ
れる。
受信バッファ２ａ， 第２受信バッファ２ｂからマイク
ロコンピュータＩＦブロック１１への出力データ信号を
示しており、参照符号１８はマイクロコンピュータＩＦ
ブロック１１から送信バッファ１への入力データ信号を
示している。そして、第１受信バッファ２ａ， 第２受
信バッファ２ｂからマイクロコンピュータＩＦブロック
１１へのの出力データ信号２０ａ， ２０ｂはセレクタ
１６４ を介してメッセージ長レジスタ１６２に与えら
れていて、両受信バッファ２ａ， ２ｂに格納されてい
る受信データ群がマイクロコンピュータＩＦブロック１
１へ出力される際に、その先頭に位置するメッセージ長
のデータがこのメッセージ長レジスタ１６２ に格納さ
れる。
【００７２】なお、このメッセージ長レジスタ１６２
に格納されたメッセー長のデータは比較器１６３ に与
えられる。そして、比較器１６３はメッセージ長レジス
タ１６２ から与えられるメッセージ長のデータとカウ
ンタ１６１ のカウント値の出力信号１７ｂ とを比較
し、一致した時点でカウンタ１６１ へ出力している前
述のリセット信号ＲＳ２ をアクティブにする。
に格納されたメッセー長のデータは比較器１６３ に与
えられる。そして、比較器１６３はメッセージ長レジス
タ１６２ から与えられるメッセージ長のデータとカウ
ンタ１６１ のカウント値の出力信号１７ｂ とを比較
し、一致した時点でカウンタ１６１ へ出力している前
述のリセット信号ＲＳ２ をアクティブにする。
【００７３】次に、上述のような図９のブロック図に示
されている構成のアドレス発生機構の動作の一例として
、送信バッファ１にメッセージフィールド１０２ のメ
ッセージ長が１１バイト （メッセージ長は”０Ｂ”）
でこれに１バイトのメッセージ長フィールド１０１
が付加されている送信フレームが格納されており、これ
がＬＡＮ ＩＦブロック１０へ読出される場合について
説明する。なお、図１０はその場合の上述の図９の各構
成要素の出力信号の状態及び送信バッファ１へのデータ
の書込みの状態を示すタイミングチャート、図１１はそ
の手順を示すフローチャートである。なお図９のブロッ
ク図に示されている各構成要素は図示されていないクロ
ックに同期して動作するものとする。
されている構成のアドレス発生機構の動作の一例として
、送信バッファ１にメッセージフィールド１０２ のメ
ッセージ長が１１バイト （メッセージ長は”０Ｂ”）
でこれに１バイトのメッセージ長フィールド１０１
が付加されている送信フレームが格納されており、これ
がＬＡＮ ＩＦブロック１０へ読出される場合について
説明する。なお、図１０はその場合の上述の図９の各構
成要素の出力信号の状態及び送信バッファ１へのデータ
の書込みの状態を示すタイミングチャート、図１１はそ
の手順を示すフローチャートである。なお図９のブロッ
ク図に示されている各構成要素は図示されていないクロ
ックに同期して動作するものとする。
【００７４】まず、図１０（ａ） に示す如く、ＬＡＮ
ＩＦブロック１０側から４ビットのアドレス信号１４
ａ が出力されている。このアドレス信号１４ａ はそ
の４ビットの値が１６進表示で”０” に固定されてい
る。この時点ではカウンタ１５１ は起動していないた
め、その出力信号１４ｂ は、図１０（ｂ） に示す如
く、１６進表示で”０” である。従って、デコーダ１
５０ から出力されるアドレス信号１４は、図１０（ｃ
） に示されているように、アドレス信号１４ａ を上
位４ビットとし、カウンタ１５１ の出力信号１４ｂ
を下位ビットとする１６進表示で”００”になる。この
アドレス信号”００”により送信バッファ１のアドレス
”００”がアクセスされてそのアドレスに格納されてい
るメッセージ長データ”０Ｂ”が出力データ信号１３と
してＬＡＮ ＩＦブロック１０側へ出力されると共に、
その下位４ビットのデータ”Ｂ” が図１０（ｅ） に
示す如く、メッセージ長レジスタ１５２ に格納される
（図１１のステップＳ１）。
ＩＦブロック１０側から４ビットのアドレス信号１４
ａ が出力されている。このアドレス信号１４ａ はそ
の４ビットの値が１６進表示で”０” に固定されてい
る。この時点ではカウンタ１５１ は起動していないた
め、その出力信号１４ｂ は、図１０（ｂ） に示す如
く、１６進表示で”０” である。従って、デコーダ１
５０ から出力されるアドレス信号１４は、図１０（ｃ
） に示されているように、アドレス信号１４ａ を上
位４ビットとし、カウンタ１５１ の出力信号１４ｂ
を下位ビットとする１６進表示で”００”になる。この
アドレス信号”００”により送信バッファ１のアドレス
”００”がアクセスされてそのアドレスに格納されてい
るメッセージ長データ”０Ｂ”が出力データ信号１３と
してＬＡＮ ＩＦブロック１０側へ出力されると共に、
その下位４ビットのデータ”Ｂ” が図１０（ｅ） に
示す如く、メッセージ長レジスタ１５２ に格納される
（図１１のステップＳ１）。
【００７５】メッセージ長レジスタ１５２ にデータが
新たに格納されることにより、図１０（ｆ）に示す如く
、比較器１５３ からカウンタ１５２ へ与えられてい
るリセット信号ＲＳ１ がノンアクティブになってカウ
ンタ１５１ が起動してカウントを開始する （図１１
のステップＳ２）。このカウンタ１５１ のカウント値
の出力信号１４ｂ は図１０（ｂ） に示す如く、その
４ビットにより１６進表示で”０” から”１”， ”
２”と順次カウントアップしてゆく。従って、デコーダ
１５０ から出力されるアドレス信号１４も、図１０（
ｃ） に示す如く、１６進表示で”００”， ”０１”
， ”０２”…と順次インクリメントされる。これによ
り、送信バッファ１の各アドレスが順次アクセスされる
ことになり、それぞれのアドレスに格納されている各１
バイトのデータがクロック同期により送信バッファ１か
ら順次的に読出されて出力データ信号１３としてＬＡＮ
ＩＦブロック１０へ出力される （図１１のステップ
Ｓ３）。
新たに格納されることにより、図１０（ｆ）に示す如く
、比較器１５３ からカウンタ１５２ へ与えられてい
るリセット信号ＲＳ１ がノンアクティブになってカウ
ンタ１５１ が起動してカウントを開始する （図１１
のステップＳ２）。このカウンタ１５１ のカウント値
の出力信号１４ｂ は図１０（ｂ） に示す如く、その
４ビットにより１６進表示で”０” から”１”， ”
２”と順次カウントアップしてゆく。従って、デコーダ
１５０ から出力されるアドレス信号１４も、図１０（
ｃ） に示す如く、１６進表示で”００”， ”０１”
， ”０２”…と順次インクリメントされる。これによ
り、送信バッファ１の各アドレスが順次アクセスされる
ことになり、それぞれのアドレスに格納されている各１
バイトのデータがクロック同期により送信バッファ１か
ら順次的に読出されて出力データ信号１３としてＬＡＮ
ＩＦブロック１０へ出力される （図１１のステップ
Ｓ３）。
【００７６】上述のようにしてアドレス信号１４ａ が
”０” に固定されたままでカウンタ１５１ が順次カ
ウントアップすることにより、送信バッファ１の各アド
レスが順次アクセスされて送信フレームの各バイトのデ
ータがＬＡＮ ＩＦブロック１０側へ出力されるが、こ
の間、比較器１５３ はメッセージ長レジスタ１５２
に格納されているメッセージ長のデータ”Ｂ” とカウ
ンタ１５１ のカウント値の出力信号１４ｂ とを比較
している （図１１のステップＳ４）。そして、比較器
１５３ による比較結果が一致しない間は、上述のよう
にカウンタ１５１ のカウントアップが継続される （
図１１のステップＳ６）。やがて、カウンタ１５１ の
出力信号が”Ｂ” になった時点で比較器１５３ によ
る比較結果が一致するので、比較器１５３ はカウンタ
１５１ に出力しているリセット信号ＲＳ１をアクティ
ブにする （図１１のステップＳ５）。これにより、カ
ウンタ１５１ はカウントアップを停止し、送信バッフ
ァ１からの送信フレームの読出しが完了する。
”０” に固定されたままでカウンタ１５１ が順次カ
ウントアップすることにより、送信バッファ１の各アド
レスが順次アクセスされて送信フレームの各バイトのデ
ータがＬＡＮ ＩＦブロック１０側へ出力されるが、こ
の間、比較器１５３ はメッセージ長レジスタ１５２
に格納されているメッセージ長のデータ”Ｂ” とカウ
ンタ１５１ のカウント値の出力信号１４ｂ とを比較
している （図１１のステップＳ４）。そして、比較器
１５３ による比較結果が一致しない間は、上述のよう
にカウンタ１５１ のカウントアップが継続される （
図１１のステップＳ６）。やがて、カウンタ１５１ の
出力信号が”Ｂ” になった時点で比較器１５３ によ
る比較結果が一致するので、比較器１５３ はカウンタ
１５１ に出力しているリセット信号ＲＳ１をアクティ
ブにする （図１１のステップＳ５）。これにより、カ
ウンタ１５１ はカウントアップを停止し、送信バッフ
ァ１からの送信フレームの読出しが完了する。
【００７７】また、マイクロコンピュータＩＦブロック
１１側のデコーダ１６０， ４ビットカウンタ１６１，
メッセージ長レジスタ１６３，比較器１６３ の動作も
上述のＬＡＮ ＩＦブロック１０側のデコーダ１５０，
４ビットカウンタ１５１，メッセージ長レジスタ１５２
，比較器１５３ と基本的には同様である。但し、マイ
クロコンピュータＩＦブロック１１側へは両受信バッフ
ァ２ａ， ２ｂから受信フレームが出力されるので、メ
ッセージ長レジスタ１６２ へのメッセージ長データの
入力をセレクタ１６４ にて選択するようにしている。
１１側のデコーダ１６０， ４ビットカウンタ１６１，
メッセージ長レジスタ１６３，比較器１６３ の動作も
上述のＬＡＮ ＩＦブロック１０側のデコーダ１５０，
４ビットカウンタ１５１，メッセージ長レジスタ１５２
，比較器１５３ と基本的には同様である。但し、マイ
クロコンピュータＩＦブロック１１側へは両受信バッフ
ァ２ａ， ２ｂから受信フレームが出力されるので、メ
ッセージ長レジスタ１６２ へのメッセージ長データの
入力をセレクタ１６４ にて選択するようにしている。
【００７８】従って、上述のＬＡＮ ＩＦブロック１０
側の動作と同様に、デコーダ１６０ へ入力されるアド
レス信号１７ａ を”０”，”１”， ”２” のいず
れかに固定してカウンタ１６１ をカウントアップする
ことにより、また第１受信バッファ２ａ， 第２受信バ
ッファ２ｂのいずれかをアクセスしてそれらに格納され
ている受信データをマイクロコンピュータＩＦブロック
１１が読込むことが可能である。
側の動作と同様に、デコーダ１６０ へ入力されるアド
レス信号１７ａ を”０”，”１”， ”２” のいず
れかに固定してカウンタ１６１ をカウントアップする
ことにより、また第１受信バッファ２ａ， 第２受信バ
ッファ２ｂのいずれかをアクセスしてそれらに格納され
ている受信データをマイクロコンピュータＩＦブロック
１１が読込むことが可能である。
【００７９】次に、送信フレームの最後の１バイトであ
る ＣＲＣフィールド２０３ に格納されるＣＲＣバイ
トについて説明する。
る ＣＲＣフィールド２０３ に格納されるＣＲＣバイ
トについて説明する。
【００８０】図１２は本発明の通信装置を ＬＡＮ伝送
路９０に２組接続して相互間で通信を行う場合の構成を
示すブロック図である。
路９０に２組接続して相互間で通信を行う場合の構成を
示すブロック図である。
【００８１】図１２において、参照符号８ａ， ８ｂは
それぞれ本発明の通信装置を示し、それぞれマイクロコ
ンピュータ９１ａ， ９１ｂが接続されている。また両
通信装置８ａ， ８ｂはそれぞれ送信ドライバ９６ａ，
９６ｂ及び受信ドライバ９７ａ， ９７ｂを介して
ＬＡＮ伝送路９０と接続されている。
それぞれ本発明の通信装置を示し、それぞれマイクロコ
ンピュータ９１ａ， ９１ｂが接続されている。また両
通信装置８ａ， ８ｂはそれぞれ送信ドライバ９６ａ，
９６ｂ及び受信ドライバ９７ａ， ９７ｂを介して
ＬＡＮ伝送路９０と接続されている。
【００８２】両車載用伝送プロセッサ８ａ， ８ｂには
それぞれ前述の如くＬＡＮ ＩＦブロック１０ａ， １
０ｂ， バッファメモリブロック９ａ， ９ａ， マイ
クロコンピュータＩＦブロック１１ａ， １１ｂが備え
られており、それぞれの参照符号にａが付加されている
通信装置８ａとマイクロコンピュータ９１ａ とで構成
されるユニットをノードＡ、それぞれの参照符号にｂが
付加されている通信装置８ｂとマイクロコンピュータ９
１ｂ とで構成されるユニットをノードＢとする。
それぞれ前述の如くＬＡＮ ＩＦブロック１０ａ， １
０ｂ， バッファメモリブロック９ａ， ９ａ， マイ
クロコンピュータＩＦブロック１１ａ， １１ｂが備え
られており、それぞれの参照符号にａが付加されている
通信装置８ａとマイクロコンピュータ９１ａ とで構成
されるユニットをノードＡ、それぞれの参照符号にｂが
付加されている通信装置８ｂとマイクロコンピュータ９
１ｂ とで構成されるユニットをノードＢとする。
【００８３】ここでは一例として、ノードＡからノード
Ｂへ通信する場合について説明する。この場合、通信デ
ータの流れは図１２に参照符号９９を付与し矢符にて示
す如き方向になる。
Ｂへ通信する場合について説明する。この場合、通信デ
ータの流れは図１２に参照符号９９を付与し矢符にて示
す如き方向になる。
【００８４】まず、ノードＡのマイクロコンピュータ９
１ａ からマイクロコンピュータＩＦブロック１１ａ
を介してバッファメモリブロック９ａ内の送信バッファ
１に前述のようなデータ配列の送信フレームが前述のよ
うなアドレスの割付けに従って格納される。
１ａ からマイクロコンピュータＩＦブロック１１ａ
を介してバッファメモリブロック９ａ内の送信バッファ
１に前述のようなデータ配列の送信フレームが前述のよ
うなアドレスの割付けに従って格納される。
【００８５】次に、送信バッファ１に格納された送信フ
レームは、ＬＡＮＩＦブロック１０ａ へ転送され、こ
こでそのメッセージフィールド１０２ に対して ＣＲ
Ｃ演算が行われる。この ＣＲＣ演算の結果は送信バッ
ファ１に格納されている送信フレームが送信ドライバ９
６ａ を通じて ＬＡＮ伝送路９０へ送出される際に送
信フレームの末尾に付加される。
レームは、ＬＡＮＩＦブロック１０ａ へ転送され、こ
こでそのメッセージフィールド１０２ に対して ＣＲ
Ｃ演算が行われる。この ＣＲＣ演算の結果は送信バッ
ファ１に格納されている送信フレームが送信ドライバ９
６ａ を通じて ＬＡＮ伝送路９０へ送出される際に送
信フレームの末尾に付加される。
【００８６】ノードＢでは、ノードＡから送出された送
信フレームを受信フレームとして ＬＡＮ伝送路９０か
ら受信ドライバ９７ｂ を通じて受信する。ＬＡＮ Ｉ
Ｆブロック１０ｂ は、受信フレームのメッセージフィ
ールド１０２ と ＣＲＣフィールド２０３ とに対し
て ＣＲＣ演算を行うと共に、メッセージフィールド１
０２ と ＣＲＣフィールド２０３ とのバイト数を計
数してその結果を受信フレームのメッセージ長フィール
ド２０１ のデータとし、前述のデータ配列及びアドレ
ス割付けに従って第１受信バッファ２ａまたは第２受信
バッファ２ｂに書込む。
信フレームを受信フレームとして ＬＡＮ伝送路９０か
ら受信ドライバ９７ｂ を通じて受信する。ＬＡＮ Ｉ
Ｆブロック１０ｂ は、受信フレームのメッセージフィ
ールド１０２ と ＣＲＣフィールド２０３ とに対し
て ＣＲＣ演算を行うと共に、メッセージフィールド１
０２ と ＣＲＣフィールド２０３ とのバイト数を計
数してその結果を受信フレームのメッセージ長フィール
ド２０１ のデータとし、前述のデータ配列及びアドレ
ス割付けに従って第１受信バッファ２ａまたは第２受信
バッファ２ｂに書込む。
【００８７】ここで一例として、ノードＡからノードＢ
へ送信されたフレームの通信データ群フィールド１２０
に格納されていた通信データ群が５バイトである受信
フレームが第１受信バッファ２ａに格納された場合の状
態を図１３の模式図に示す。
へ送信されたフレームの通信データ群フィールド１２０
に格納されていた通信データ群が５バイトである受信
フレームが第１受信バッファ２ａに格納された場合の状
態を図１３の模式図に示す。
【００８８】図１３に示されているように、 ＣＲＣバ
イトは第１受信バッファ２ａのアドレス”１Ａ”に格納
されており、送信フレームの一連のデータ列の最後に位
置する。なおこの場合、アドレス”１Ｂ”から”１Ｆ”
までの各領域は使用されない。また、たとえば通信デー
タ群が最大の１０バイトある場合には ＣＲＣバイトは
アドレス”１Ｆ”に格納されることになる。
イトは第１受信バッファ２ａのアドレス”１Ａ”に格納
されており、送信フレームの一連のデータ列の最後に位
置する。なおこの場合、アドレス”１Ｂ”から”１Ｆ”
までの各領域は使用されない。また、たとえば通信デー
タ群が最大の１０バイトある場合には ＣＲＣバイトは
アドレス”１Ｆ”に格納されることになる。
【００８９】次に、本発明の通信装置のバッファメモリ
の具体的な制御に関して、図面を参照して説明する。
の具体的な制御に関して、図面を参照して説明する。
【００９０】図１４は本発明の通信装置内におけるアド
レス信号及びデータ信号の入出力の関係を示す模式図で
あり、図１５はバッファメモリに対するデータの入出力
の関係を示す模式図であり、図１６及び図１７はバッフ
ァメモリの主として制御信号及びアドレス信号の入出力
の関係を示す模式図である。なお、図１６の下側と図１
７の上側とは連続している。
レス信号及びデータ信号の入出力の関係を示す模式図で
あり、図１５はバッファメモリに対するデータの入出力
の関係を示す模式図であり、図１６及び図１７はバッフ
ァメモリの主として制御信号及びアドレス信号の入出力
の関係を示す模式図である。なお、図１６の下側と図１
７の上側とは連続している。
【００９１】図１４及び図１６の参照符号１２は、ＬＡ
Ｎ ＩＦブロック１０からバッファメモリブロック９へ
与えられるアドレス信号であり、図１６に示す如く、送
信バッファ１の読出しアドレス信号 （以下、送信読出
しアドレス信号という） である。この送信読出しアド
レス信号１２は、より具体的には、前述のアドレス発生
機構により生成されるアドレス信号１４が送信バッファ
１を指定する場合のアドレス信号である。
Ｎ ＩＦブロック１０からバッファメモリブロック９へ
与えられるアドレス信号であり、図１６に示す如く、送
信バッファ１の読出しアドレス信号 （以下、送信読出
しアドレス信号という） である。この送信読出しアド
レス信号１２は、より具体的には、前述のアドレス発生
機構により生成されるアドレス信号１４が送信バッファ
１を指定する場合のアドレス信号である。
【００９２】図１４及び図１５の参照符号１３は送信バ
ッファ１からＬＡＮ ＩＦブロック１０へ出力されるデ
ータ出力信号であり、送信読出しアドレス信号１２によ
り指定された送信バッファ１のアドレスに格納されてい
る送信フレームのデータが出力される。
ッファ１からＬＡＮ ＩＦブロック１０へ出力されるデ
ータ出力信号であり、送信読出しアドレス信号１２によ
り指定された送信バッファ１のアドレスに格納されてい
る送信フレームのデータが出力される。
【００９３】図１４及び図１６の参照符号１４は、ＬＡ
Ｎ ＩＦブロック１０からバッファメモリブロック９へ
与えられるアドレス信号 （以下、受信書込みアドレス
信号という） である。この受信書込みアドレス信号１
４は、より具体的には、受信バッファ群２， ステータ
スレジスタ群３， 送信エラーレジスタ４， 受信エラ
ーレジスタ群５ｄ， ソースアドレスレジスタ群６ｄ及
び返信ＲＳＰ レジスタ７への書込みアドレス信号であ
る。
Ｎ ＩＦブロック１０からバッファメモリブロック９へ
与えられるアドレス信号 （以下、受信書込みアドレス
信号という） である。この受信書込みアドレス信号１
４は、より具体的には、受信バッファ群２， ステータ
スレジスタ群３， 送信エラーレジスタ４， 受信エラ
ーレジスタ群５ｄ， ソースアドレスレジスタ群６ｄ及
び返信ＲＳＰ レジスタ７への書込みアドレス信号であ
る。
【００９４】図１４及び図１５の参照符号１５は、ＬＡ
Ｎ ＩＦブロック１０からバッファメモリブロック９へ
入力される受信フレームのデータ信号 （以下、受信書
込みデータ信号という） である。
Ｎ ＩＦブロック１０からバッファメモリブロック９へ
入力される受信フレームのデータ信号 （以下、受信書
込みデータ信号という） である。
【００９５】図１４及び図１６の参照符号１６は、受信
書込みデータ信号１５をＬＡＮ ＩＦブロック１０から
与えられている受信書込みアドレス信号１４により指定
されたバッファ及びレジスタ群へ書込む信号 （以下、
受信書込み信号という） である。
書込みデータ信号１５をＬＡＮ ＩＦブロック１０から
与えられている受信書込みアドレス信号１４により指定
されたバッファ及びレジスタ群へ書込む信号 （以下、
受信書込み信号という） である。
【００９６】図１３及び図１６中の参照符号１７は、マ
イクロコンピュータＩＦブロック１１からバッファメモ
リブロック９へ与えられるアドレス信号 （以下、マイ
クロコンピュータＩＦブロック１１からのアドレス信号
という） である。 このアドレス信号１７は、より具体的には、送信バッフ
ァ１への書込みアドレス信号， 及び受信バッファ群２
，ステータスレジスタ群３， 送信エラーレジスタ４，
受信エラーレジスタ群５ｄ， ソースアドレスレジス
タ群６ｄ及び返信ＲＳＰ レジスタ７の読出しアドレス
信号である。
イクロコンピュータＩＦブロック１１からバッファメモ
リブロック９へ与えられるアドレス信号 （以下、マイ
クロコンピュータＩＦブロック１１からのアドレス信号
という） である。 このアドレス信号１７は、より具体的には、送信バッフ
ァ１への書込みアドレス信号， 及び受信バッファ群２
，ステータスレジスタ群３， 送信エラーレジスタ４，
受信エラーレジスタ群５ｄ， ソースアドレスレジス
タ群６ｄ及び返信ＲＳＰ レジスタ７の読出しアドレス
信号である。
【００９７】図１４及び図１５の参照符号１８は、マイ
クロコンピュータＩＦブロック１１からバッファメモリ
ブロック９へ与えられる送信フレームのデータ信号であ
り、図１５に示されているように、送信バッファ１への
書込みデータ信号 （以下、送信書込みデータ信号とい
う）である。
クロコンピュータＩＦブロック１１からバッファメモリ
ブロック９へ与えられる送信フレームのデータ信号であ
り、図１５に示されているように、送信バッファ１への
書込みデータ信号 （以下、送信書込みデータ信号とい
う）である。
【００９８】図１４及び図１６の参照符号１９は、送信
書込みデータ信号１８をマイクロコンピュータＩＦブロ
ック１１からのアドレス信号１７により指定された送信
バッファ１のアドレスに書込む信号 （以下、マイクロ
コンピュータＩＦブロック１１からの書込み信号という
） である。
書込みデータ信号１８をマイクロコンピュータＩＦブロ
ック１１からのアドレス信号１７により指定された送信
バッファ１のアドレスに書込む信号 （以下、マイクロ
コンピュータＩＦブロック１１からの書込み信号という
） である。
【００９９】図１４及び図１５の参照符号２０は、受信
バッファ群２， ステータスレジスタ群３，送信エラー
レジスタ４， 受信エラーレジスタ群５ｄ， ソースア
ドレスレジスタ群６ｄ及び返信ＲＳＰ レジスタ７の読
出しデータ信号 （以下、受信読出しデータ信号という
） であり、図１４に示すように、バッファメモリブロ
ック９からマイクロコンピュータＩＦブロック１１への
受信フレームのデータ出力信号である。
バッファ群２， ステータスレジスタ群３，送信エラー
レジスタ４， 受信エラーレジスタ群５ｄ， ソースア
ドレスレジスタ群６ｄ及び返信ＲＳＰ レジスタ７の読
出しデータ信号 （以下、受信読出しデータ信号という
） であり、図１４に示すように、バッファメモリブロ
ック９からマイクロコンピュータＩＦブロック１１への
受信フレームのデータ出力信号である。
【０１００】図１６の参照符号２１は３進アップダウン
カウンタで構成されたデータ数カウンタである。このデ
ータ数カウンタ２１は、受信バッファ群２への書込みが
完了した場合にアップカウントし、受信バッファ群２の
読出しが完了した場合にダウンカウントすることにより
、受信バッファ群２内に存在するフレーム数をカウント
し、そのカウント値出力信号２４を出力する。
カウンタで構成されたデータ数カウンタである。このデ
ータ数カウンタ２１は、受信バッファ群２への書込みが
完了した場合にアップカウントし、受信バッファ群２の
読出しが完了した場合にダウンカウントすることにより
、受信バッファ群２内に存在するフレーム数をカウント
し、そのカウント値出力信号２４を出力する。
【０１０１】また、同じく参照符号２２は５進アップダ
ウンカウンタで構成されたステータス数カウンタ２２で
ある。このステータス数カウンタ２２は、ステータスレ
ジスタ群３への書込みが完了した場合にアップカウント
し、読出しが完了した場合にダウンカウントすることに
より、ステータスレジスタ群３内に存在するデータ数を
カウントし、そのカウント値出力信号３０を出力する。
ウンカウンタで構成されたステータス数カウンタ２２で
ある。このステータス数カウンタ２２は、ステータスレ
ジスタ群３への書込みが完了した場合にアップカウント
し、読出しが完了した場合にダウンカウントすることに
より、ステータスレジスタ群３内に存在するデータ数を
カウントし、そのカウント値出力信号３０を出力する。
【０１０２】次に、受信バッファ群２， ステータスレ
ジスタ群３，送信エラーレジスタ４，受信エラーレジス
タ群５ｄ， ソースアドレスレジスタ群６ｄ及び返信Ｒ
ＳＰ レジスタ７への書込み制御を行うブロックの構成
と概略動作について説明する。
ジスタ群３，送信エラーレジスタ４，受信エラーレジス
タ群５ｄ， ソースアドレスレジスタ群６ｄ及び返信Ｒ
ＳＰ レジスタ７への書込み制御を行うブロックの構成
と概略動作について説明する。
【０１０３】参照符号 ２３ａはＬＡＮ ＩＦブロック
１０側からバッファメモリブロック９に対するデータの
入出力を制御する第１制御部であり、受信書込みアドレ
ス信号１４と受信書込み信号１６， 更に受信書込みデ
ータ信号１５により受信バッファ群２， ステータスレ
ジスタ群３， 送信エラーレジスタ４， 受信エラーレ
ジスタ群５ｄ， ソースアドレスレジスタ群６ｄ及び返
信ＲＳＰ レジスタ７への書込み信号を生成する。第１
制御部２３ａ の具体的な構成を図１８のブロック図に
示す。
１０側からバッファメモリブロック９に対するデータの
入出力を制御する第１制御部であり、受信書込みアドレ
ス信号１４と受信書込み信号１６， 更に受信書込みデ
ータ信号１５により受信バッファ群２， ステータスレ
ジスタ群３， 送信エラーレジスタ４， 受信エラーレ
ジスタ群５ｄ， ソースアドレスレジスタ群６ｄ及び返
信ＲＳＰ レジスタ７への書込み信号を生成する。第１
制御部２３ａ の具体的な構成を図１８のブロック図に
示す。
【０１０４】第１制御部２３ａ は、アドレスデコーダ
６８， 第１制御回路７０，第２制御回路７１，第３制
御回路７２， ＡＮＤゲート３５ａ， ４４ａ及びオー
バーラン検出回路６９等にて構成されている。
６８， 第１制御回路７０，第２制御回路７１，第３制
御回路７２， ＡＮＤゲート３５ａ， ４４ａ及びオー
バーラン検出回路６９等にて構成されている。
【０１０５】アドレスデコーダ６８は、ＬＡＮ ＩＦブ
ロック１０から与えられる受信書込みアドレス信号１４
をデコードして受信バッファ群２への書込みアドレス信
号６８ａ， 送信エラーレジスタ４への書込みアドレ
ス信号６８ｂ， 受信エラーレジスタ群５ｄへの書込
みアドレス信号６８ｃ， ソースアドレスレジスタ群
６ｄへの書込みアドレス信号６８ｄ 及び返信ＲＳＰ
レジスタ７への書込みアドレス信号６８ｅ として出力
する。
ロック１０から与えられる受信書込みアドレス信号１４
をデコードして受信バッファ群２への書込みアドレス信
号６８ａ， 送信エラーレジスタ４への書込みアドレ
ス信号６８ｂ， 受信エラーレジスタ群５ｄへの書込
みアドレス信号６８ｃ， ソースアドレスレジスタ群
６ｄへの書込みアドレス信号６８ｄ 及び返信ＲＳＰ
レジスタ７への書込みアドレス信号６８ｅ として出力
する。
【０１０６】第１制御回路７０は、上述の受信バッファ
群２への書込みアドレス信号６８ａ と受信書込み信号
１６とに従って受信バッファ群２への書込み信号 （以
下、受信バッファ書込み信号という） ２７を生成する
。この受信バッファ書込み信号２７は、データ数カウン
タ２１のカウント値が”２” である場合、つまり両受
信バッファ２ａ， ２ｂのいずれにもデータが書込まれ
ており、なおかつ読出しがされていない状態であること
を示している場合 （以下、この状態を受信バッファフ
ル状態という） には生成されない。このため、第１制
御回路７０には、受信バッファフル状態になるとセット
される信号 （以下、受信バッファフルフラグという）
７９がデータ数カウンタ２１から与えられている。
群２への書込みアドレス信号６８ａ と受信書込み信号
１６とに従って受信バッファ群２への書込み信号 （以
下、受信バッファ書込み信号という） ２７を生成する
。この受信バッファ書込み信号２７は、データ数カウン
タ２１のカウント値が”２” である場合、つまり両受
信バッファ２ａ， ２ｂのいずれにもデータが書込まれ
ており、なおかつ読出しがされていない状態であること
を示している場合 （以下、この状態を受信バッファフ
ル状態という） には生成されない。このため、第１制
御回路７０には、受信バッファフル状態になるとセット
される信号 （以下、受信バッファフルフラグという）
７９がデータ数カウンタ２１から与えられている。
【０１０７】第２制御回路７１は、上述の受信エラーレ
ジスタ群５ｄへの書込みアドレス信号６８ｃ と送信エ
ラーレジスタ４への書込みアドレス信号６８ｂ と受信
書込み信号１６とに従ってステータスレジスタ群３への
書込み信号 （以下、ステータス書込み信号という）
３３を生成する。このステータス書込み信号３３は、ス
テータス数カウンタ２２のカウント値が”４” である
場合、つまり全てのステータスレジスタ３ａ， ３ｂ，
３ｃ，３ｄにデータが書込まれており、なおかつ読出
しがされていない状態を示している場合 （以下、この
状態をステータスフル状態という） には生成されない
。このため、第２制御回路７１には、ステータスフル状
態になるとセットされる信号 （以下、ステータスフル
フラグという） ８０がステータス数カウンタ２２から
与えられている。
ジスタ群５ｄへの書込みアドレス信号６８ｃ と送信エ
ラーレジスタ４への書込みアドレス信号６８ｂ と受信
書込み信号１６とに従ってステータスレジスタ群３への
書込み信号 （以下、ステータス書込み信号という）
３３を生成する。このステータス書込み信号３３は、ス
テータス数カウンタ２２のカウント値が”４” である
場合、つまり全てのステータスレジスタ３ａ， ３ｂ，
３ｃ，３ｄにデータが書込まれており、なおかつ読出
しがされていない状態を示している場合 （以下、この
状態をステータスフル状態という） には生成されない
。このため、第２制御回路７１には、ステータスフル状
態になるとセットされる信号 （以下、ステータスフル
フラグという） ８０がステータス数カウンタ２２から
与えられている。
【０１０８】また、第２制御回路７１では、ステータス
書込み信号３３の発生後にステータスレジスタ群３への
書込みが完了したことを知らせる信号、即ちステータス
書込み完了信号３１も生成している。更に、このステー
タス書込み完了信号３１はステータス数カウンタ２２に
そのアップカウントクロックとして与えられている。
書込み信号３３の発生後にステータスレジスタ群３への
書込みが完了したことを知らせる信号、即ちステータス
書込み完了信号３１も生成している。更に、このステー
タス書込み完了信号３１はステータス数カウンタ２２に
そのアップカウントクロックとして与えられている。
【０１０９】参照符号３５は送信エラーレジスタ４への
書込み信号 （以下、送信エラー書込み信号という）
であり、上述のアドレスデコーダ６８からの送信エラー
レジスタ４への書込みアドレス信号６８ｂ と受信書込
み信号１６との論理積を ＡＮＤゲート３５Ａ でとる
ことにより生成される
書込み信号 （以下、送信エラー書込み信号という）
であり、上述のアドレスデコーダ６８からの送信エラー
レジスタ４への書込みアドレス信号６８ｂ と受信書込
み信号１６との論理積を ＡＮＤゲート３５Ａ でとる
ことにより生成される
【０１１０】オーバーラン検出回
路６９は、受信書込みデータ信号１５中のオーバランデ
ータを検出し、このオーバランデータがバッファメモリ
内に格納された後にオーバーラン検出フラグ８１を発生
する。
路６９は、受信書込みデータ信号１５中のオーバランデ
ータを検出し、このオーバランデータがバッファメモリ
内に格納された後にオーバーラン検出フラグ８１を発生
する。
【０１１１】第３制御回路７２は、上述の受信エラーレ
ジスタへの書込みアドレス信号６８ｃ と受信書込み信
号１６とに従って受信エラーレジスタ群５ｄへの書込み
信号 （以下、受信エラー書込み信号という） ３７を
生成し、ソースアドレスレジスタ群６ｄへの書込みアド
レス信号６８ｄ と受信書込み信号１６とに従ってソー
スアドレスレジスタ群６ｄへの書込み信号 （以下、ソ
ースアドレス書込み信号という） ３８を生成する。こ
のソースアドレス書込み信号３８は、上述のオーバーラ
ン検出フラグ８１と受信バッファフルフラグ７９とが発
生している場合には生成されない。このため、第３制御
回路７２には、上述のオーバーラン検出フラグ８１と受
信バッファフルフラグ７９とが与えられている。
ジスタへの書込みアドレス信号６８ｃ と受信書込み信
号１６とに従って受信エラーレジスタ群５ｄへの書込み
信号 （以下、受信エラー書込み信号という） ３７を
生成し、ソースアドレスレジスタ群６ｄへの書込みアド
レス信号６８ｄ と受信書込み信号１６とに従ってソー
スアドレスレジスタ群６ｄへの書込み信号 （以下、ソ
ースアドレス書込み信号という） ３８を生成する。こ
のソースアドレス書込み信号３８は、上述のオーバーラ
ン検出フラグ８１と受信バッファフルフラグ７９とが発
生している場合には生成されない。このため、第３制御
回路７２には、上述のオーバーラン検出フラグ８１と受
信バッファフルフラグ７９とが与えられている。
【０１１２】また、第３制御回路７２は、上述の受信エ
ラー書込み信号３７が発生した後に受信エラーレジスタ
群５ｄ及びソースアドレスレジスタ群６ｄへの書込みが
完了したことを知らせる信号、即ち受信エラー書込み完
了信号３９も生成する。
ラー書込み信号３７が発生した後に受信エラーレジスタ
群５ｄ及びソースアドレスレジスタ群６ｄへの書込みが
完了したことを知らせる信号、即ち受信エラー書込み完
了信号３９も生成する。
【０１１３】更に、第３制御回路７２は、受信エラー書
込み信号３７発生後に受信バッファ書込み完了信号２５
も生成するが、上述の受信バッファフルフラグ７９が発
生している場合にはこの受信バッファ書込み完了信号２
５は生成されない。また、上述の受信バッファ書込み完
了信号２５は、データ数カウンタ２１にそのアップカウ
ントクロックとして与えられている。
込み信号３７発生後に受信バッファ書込み完了信号２５
も生成するが、上述の受信バッファフルフラグ７９が発
生している場合にはこの受信バッファ書込み完了信号２
５は生成されない。また、上述の受信バッファ書込み完
了信号２５は、データ数カウンタ２１にそのアップカウ
ントクロックとして与えられている。
【０１１４】参照符号４４は、返信ＲＳＰ レジスタ７
への書込み信号 （以下、返信ＲＳＰ 書込み信号とい
う） であり、アドレスデコーダ６８から出力される返
信ＲＳＰ レジスタ７への書込みアドレス信号６８ｅ
と受信書込み信号１６との論理積を ＡＮＤゲート４４
Ａ でとることにより生成される
への書込み信号 （以下、返信ＲＳＰ 書込み信号とい
う） であり、アドレスデコーダ６８から出力される返
信ＲＳＰ レジスタ７への書込みアドレス信号６８ｅ
と受信書込み信号１６との論理積を ＡＮＤゲート４４
Ａ でとることにより生成される
【０１１５】図１６の
参照符号２６は、第１制御部２３ａ が発生した受信バ
ッファ書込み信号２７と受信バッファ書込み完了信号２
５とが入力される受信バッファ書込みポインタ （以下
、受信バッファＷＲポインタという） である。この受
信バッファＷＲポインタ２６は、受信バッファ書込み信
号２７を受信バッファ書込み完了信号２５により、第１
受信バッファ２ａへの書込み信号２８ （以下、第１受
信バッファ書込み信号という） と、第２受信バッファ
２ｂへの書込み信号２９ （以下、第２受信バッファ書
込み信号） とに切換える受信バッファ群書込み信号切
換え制御ブロックとしての機能を有している。
参照符号２６は、第１制御部２３ａ が発生した受信バ
ッファ書込み信号２７と受信バッファ書込み完了信号２
５とが入力される受信バッファ書込みポインタ （以下
、受信バッファＷＲポインタという） である。この受
信バッファＷＲポインタ２６は、受信バッファ書込み信
号２７を受信バッファ書込み完了信号２５により、第１
受信バッファ２ａへの書込み信号２８ （以下、第１受
信バッファ書込み信号という） と、第２受信バッファ
２ｂへの書込み信号２９ （以下、第２受信バッファ書
込み信号） とに切換える受信バッファ群書込み信号切
換え制御ブロックとしての機能を有している。
【０１１６】図１６の参照符号３２は、第１制御部２３
ａ が発生したステータス書込み完了信号３１とステー
タス書込み信号３３とが入力されるステータスＷＲポイ
ンタである。このステータスＷＲポインタ３２は、ステ
ータス書込み信号３３をステータス書込み完了信号３１
により、第１ステータスレジスタ３ａへの書込み信号
（以下、第１ステータス書込み信号という）３４ａと、
第２ステータスレジスタ３ｂへの書込み信号 （以下、
第２ステータス書込み信号という）３４ｂと、第３ステ
ータスレジスタ３ｃへの書込み信号（以下、第３ステー
タス書込み信号という）３４ｃと、第４ステータスレジ
スタ３ｄへの書込み信号 （以下、第４ステータス書込
み信号という）３４ｄとに切換えるステータスレジスタ
群書込み信号切換え制御ブロックとしての機能を有して
いる。
ａ が発生したステータス書込み完了信号３１とステー
タス書込み信号３３とが入力されるステータスＷＲポイ
ンタである。このステータスＷＲポインタ３２は、ステ
ータス書込み信号３３をステータス書込み完了信号３１
により、第１ステータスレジスタ３ａへの書込み信号
（以下、第１ステータス書込み信号という）３４ａと、
第２ステータスレジスタ３ｂへの書込み信号 （以下、
第２ステータス書込み信号という）３４ｂと、第３ステ
ータスレジスタ３ｃへの書込み信号（以下、第３ステー
タス書込み信号という）３４ｃと、第４ステータスレジ
スタ３ｄへの書込み信号 （以下、第４ステータス書込
み信号という）３４ｄとに切換えるステータスレジスタ
群書込み信号切換え制御ブロックとしての機能を有して
いる。
【０１１７】図１７の参照符号３６は、第１制御部２３
ａ が発生した受信エラー書込み完了信号３９と受信エ
ラー書込み信号３７とソースアドレス書込み信号３８と
が入力される受信エラーＷＲポインタである。この受信
エラーＷＲポインタ３６は、受信エラー書込み信号３７
を受信エラー書込み完了信号３９により、第１受信エラ
ーレジスタ５ａへの書込み信号 （以下、第１受信エラ
ー書込み信号という）４０ａと、第２受信エラーレジス
タ５ｂへの書込み信号 （以下、第２受信エラー書込み
信号という）４０ｂと、第３受信エラーレジスタ５ｃへ
の書込み信号 （以下、第３受信エラー書込み信号とい
う）４０ｃとに切換え、またソースアドレス書込み信号
３８を受信エラー書込み完了信号３９により、第１ソー
スアドレスレジスタ６ａへの書込み信号 （以下、第１
ソースアドレス書込み信号という）４１ａと、第２ソー
スアドレスレジスタ６ｂへの書込み信号 （以下、第２
ソースアドレス書込み信号という）４１ｂと、第３ソー
スアドレスレジスタ６ｃへの書込み信号（以下、第３ソ
ースアドレス書込み信号という）４１ｃとに切換える受
信エラーレジスタ群アドレス切換え制御ブロック及びソ
ースアドレスレジスタ群書込みアドレス切換え制御ブロ
ックとしての両方の機能を有している。
ａ が発生した受信エラー書込み完了信号３９と受信エ
ラー書込み信号３７とソースアドレス書込み信号３８と
が入力される受信エラーＷＲポインタである。この受信
エラーＷＲポインタ３６は、受信エラー書込み信号３７
を受信エラー書込み完了信号３９により、第１受信エラ
ーレジスタ５ａへの書込み信号 （以下、第１受信エラ
ー書込み信号という）４０ａと、第２受信エラーレジス
タ５ｂへの書込み信号 （以下、第２受信エラー書込み
信号という）４０ｂと、第３受信エラーレジスタ５ｃへ
の書込み信号 （以下、第３受信エラー書込み信号とい
う）４０ｃとに切換え、またソースアドレス書込み信号
３８を受信エラー書込み完了信号３９により、第１ソー
スアドレスレジスタ６ａへの書込み信号 （以下、第１
ソースアドレス書込み信号という）４１ａと、第２ソー
スアドレスレジスタ６ｂへの書込み信号 （以下、第２
ソースアドレス書込み信号という）４１ｂと、第３ソー
スアドレスレジスタ６ｃへの書込み信号（以下、第３ソ
ースアドレス書込み信号という）４１ｃとに切換える受
信エラーレジスタ群アドレス切換え制御ブロック及びソ
ースアドレスレジスタ群書込みアドレス切換え制御ブロ
ックとしての両方の機能を有している。
【０１１８】次に、送信バッファ１への書込み制御と、
受信バッファ群２， ステータスレジスタ群３， 送信
エラーレジスタ４， 受信エラーレジスタ群５ｄ， ソ
ースアドレスレジスタ群６ｄ及び返信ＲＳＰレジスタ７
の読出し制御とを行うブロックの構成と概略動作につい
て説明する。
受信バッファ群２， ステータスレジスタ群３， 送信
エラーレジスタ４， 受信エラーレジスタ群５ｄ， ソ
ースアドレスレジスタ群６ｄ及び返信ＲＳＰレジスタ７
の読出し制御とを行うブロックの構成と概略動作につい
て説明する。
【０１１９】参照符号２３ｂ はマイクロコンピュータ
ＩＦブロック１１側からバッファメモリブロック９に対
するデータの入出力を制御する第２制御部であり、マイ
クロコンピュータＩＦブロック１１からのアドレス信号
１７と、マイクロコンピュータＩＦブロック１１からの
書込み信号１９と、更にステータスレジスタ群３からの
読出しデータ （以下、ステータス読出しデータという
） ５５とにより、送信バッファ１への書込み信号と、
受信バッファ群２， ステータスレジスタ群３， 送信
エラーレジスタ４， 受信エラーレジスタ群５ｄ， ソ
ースアアドレスレジスタ群６ｄ及び返信ＲＳＰ レジス
タ７の読出し信号とを生成する。
ＩＦブロック１１側からバッファメモリブロック９に対
するデータの入出力を制御する第２制御部であり、マイ
クロコンピュータＩＦブロック１１からのアドレス信号
１７と、マイクロコンピュータＩＦブロック１１からの
書込み信号１９と、更にステータスレジスタ群３からの
読出しデータ （以下、ステータス読出しデータという
） ５５とにより、送信バッファ１への書込み信号と、
受信バッファ群２， ステータスレジスタ群３， 送信
エラーレジスタ４， 受信エラーレジスタ群５ｄ， ソ
ースアアドレスレジスタ群６ｄ及び返信ＲＳＰ レジス
タ７の読出し信号とを生成する。
【０１２０】第２制御部２３ｂ の具体的な構成を図１
９のブロック図に示す。
９のブロック図に示す。
【０１２１】第２制御部２３ｂ は、アドレスデコーダ
７３， 制御回路７４， ＡＮＤゲート４５Ａ， ６
５Ａ，７８Ａ 等にて構成されている。
７３， 制御回路７４， ＡＮＤゲート４５Ａ， ６
５Ａ，７８Ａ 等にて構成されている。
【０１２２】アドレスデコーダ７３は、マイクロコンピ
ュータＩＦブロック１１から与えられるアドレス信号１
７をデコードして受信バッファ群２の読出しアドレス信
号４８， ステータスレジスタ群３の読出しアドレス信
号５３， 送信エラーレジスタ４の読出しアドレス信号
５６， 受信エラーレジスタ群５ｄの読出しアドレス信
号５８， ソースアドレスレジスタ群６ｄの読出しアド
レス信号５９及び返信ＲＳＰ レジスタ７の読出しアド
レス信号６３として出力する。
ュータＩＦブロック１１から与えられるアドレス信号１
７をデコードして受信バッファ群２の読出しアドレス信
号４８， ステータスレジスタ群３の読出しアドレス信
号５３， 送信エラーレジスタ４の読出しアドレス信号
５６， 受信エラーレジスタ群５ｄの読出しアドレス信
号５８， ソースアドレスレジスタ群６ｄの読出しアド
レス信号５９及び返信ＲＳＰ レジスタ７の読出しアド
レス信号６３として出力する。
【０１２３】参照符号４５は送信バッファ１への書込み
信号であり、アドレスデコーダ７３から出力される送信
バッファ１への書込みアドレス信号７５とマイクロコン
ピュータＩＦブロック１１から出力される書込み信号１
９との論理積を ＡＮＤゲート４５Ａ でとることによ
り生成される。
信号であり、アドレスデコーダ７３から出力される送信
バッファ１への書込みアドレス信号７５とマイクロコン
ピュータＩＦブロック１１から出力される書込み信号１
９との論理積を ＡＮＤゲート４５Ａ でとることによ
り生成される。
【０１２４】また、このバッファメモリ内には、送信バ
ッファ１への書込みが完了したことを検出するＴＸレジ
スタ書込み完了レジスタ６４が備えられている。このＴ
Ｘレジスタ書込み完了レジスタ６４は、後述するＴＸレ
ジスタ書込み完了信号６５が与えられることにより送信
バッファ１への書込みが完了したことを記憶し、送信バ
ッファフルフラグ６６をＬＡＮ ＩＦブロック１０へ出
力する。
ッファ１への書込みが完了したことを検出するＴＸレジ
スタ書込み完了レジスタ６４が備えられている。このＴ
Ｘレジスタ書込み完了レジスタ６４は、後述するＴＸレ
ジスタ書込み完了信号６５が与えられることにより送信
バッファ１への書込みが完了したことを記憶し、送信バ
ッファフルフラグ６６をＬＡＮ ＩＦブロック１０へ出
力する。
【０１２５】この送信バッファフルフラグ６６が入力さ
れるとＬＡＮＩＦブロック１０は、 ＬＡＮ伝送路の状
態を監視し、あるタイミングで送信バッファ１内のデー
タ列を読出すための送信読出しアドレス信号１２を出力
することにより、送信バッファ１内のデータ列を順次読
出す。
れるとＬＡＮＩＦブロック１０は、 ＬＡＮ伝送路の状
態を監視し、あるタイミングで送信バッファ１内のデー
タ列を読出すための送信読出しアドレス信号１２を出力
することにより、送信バッファ１内のデータ列を順次読
出す。
【０１２６】上述のＴＸレジスタ書込み完了レジスタ６
４に与えられるＴＸレジスタ書込み完了信号６５は、ア
ドレスデコーダ７３から出力された書込みアドレス信号
７６とマイクロコンピュータＩＦブロック１１から出力
される書込み信号１９との論理積を ＡＮＤゲート６５
Ａ でとることにより、ＴＸレジスタ書込み完了レジス
タ６４への書込み信号、即ちＴＸレジスタ書込み完了信
号６５が生成される。
４に与えられるＴＸレジスタ書込み完了信号６５は、ア
ドレスデコーダ７３から出力された書込みアドレス信号
７６とマイクロコンピュータＩＦブロック１１から出力
される書込み信号１９との論理積を ＡＮＤゲート６５
Ａ でとることにより、ＴＸレジスタ書込み完了レジス
タ６４への書込み信号、即ちＴＸレジスタ書込み完了信
号６５が生成される。
【０１２７】また、このバッファメモリ内には、受信バ
ッファ群２， ステータスレジスタ群３， 送信エラー
レジスタ４， 受信エラーレジスタ群５ｄ， ソースア
ドレスレジスタ群６ｄ） 及び返信ＲＳＰ レジスタ７
の読出しが完了したことを記憶するＲＸレジスタ読出し
完了レジスタ６７ （図６参照、図１５には図示せず）
が備えられており、このＲＸレジスタ読出し完了レジ
スタ６７に対する書込み信号 （以下、ＲＸレジスタ読
出し完了信号という） ７８はアドレスデコーダ７３の
出力であるＲＸレジスタ読出し完了レジスタ６７への書
込みアドレス信号７７とマイクロコンピュータＩＦブロ
ック１１からの書込み信号１９との論理積を ＡＮＤゲ
ート７８Ａ でとることにより生成される。
ッファ群２， ステータスレジスタ群３， 送信エラー
レジスタ４， 受信エラーレジスタ群５ｄ， ソースア
ドレスレジスタ群６ｄ） 及び返信ＲＳＰ レジスタ７
の読出しが完了したことを記憶するＲＸレジスタ読出し
完了レジスタ６７ （図６参照、図１５には図示せず）
が備えられており、このＲＸレジスタ読出し完了レジ
スタ６７に対する書込み信号 （以下、ＲＸレジスタ読
出し完了信号という） ７８はアドレスデコーダ７３の
出力であるＲＸレジスタ読出し完了レジスタ６７への書
込みアドレス信号７７とマイクロコンピュータＩＦブロ
ック１１からの書込み信号１９との論理積を ＡＮＤゲ
ート７８Ａ でとることにより生成される。
【０１２８】制御回路７４は、ステータスレジスタ群３
から入力されるステータスレジスタのデータ信号５５の
内容に従って、ＲＸレジスタ読出し完了信号７８が入力
された場合、受信バッファの読出しが完了したことを示
す受信バッファ読出し完了信号４６と、ステータスレジ
スタの読出しが完了したことを示すステータス読出し完
了信号５１と、受信エラーレジスタ及びソースアドレス
レジスタの読出しが完了したことを示す受信エラー読出
し完了信号６０とを発生する。
から入力されるステータスレジスタのデータ信号５５の
内容に従って、ＲＸレジスタ読出し完了信号７８が入力
された場合、受信バッファの読出しが完了したことを示
す受信バッファ読出し完了信号４６と、ステータスレジ
スタの読出しが完了したことを示すステータス読出し完
了信号５１と、受信エラーレジスタ及びソースアドレス
レジスタの読出しが完了したことを示す受信エラー読出
し完了信号６０とを発生する。
【０１２９】また、受信バッファ読出し完了信号４６は
データ数カウンタ２１にそのダウンクロックとして、ス
テータス読出し完了信号５１はステータス数カウンタ２
２にそのダウンクロックとして与えられている。
データ数カウンタ２１にそのダウンクロックとして、ス
テータス読出し完了信号５１はステータス数カウンタ２
２にそのダウンクロックとして与えられている。
【０１３０】図１６において参照符号４７は、第２制御
部２３ｂが発生した受信バッファ読出し完了信号４６と
受信バッファ群２への読出しアドレス信号４８とが入力
される受信バッファ読出しポインタ （以下、受信バッ
ファＲＤポインタという） である。この受信バッファ
ＲＤポインタ４７は、受信バッファ群２への読出しアド
レス信号４８を受信バッファ読出し完了信号４６により
、第１受信バッファ２ａへの読出しアドレス信号４９（
以下、第１受信バッファ読出しアドレス信号という）
と、第２受信バッファ２ｂへの読出しアドレス信号５０
（以下、第２受信バッファ読出しアドレス信号という
） とに切換える受信バッファ群読出しアドレス切換え
制御ブロックとしての機能を有している。
部２３ｂが発生した受信バッファ読出し完了信号４６と
受信バッファ群２への読出しアドレス信号４８とが入力
される受信バッファ読出しポインタ （以下、受信バッ
ファＲＤポインタという） である。この受信バッファ
ＲＤポインタ４７は、受信バッファ群２への読出しアド
レス信号４８を受信バッファ読出し完了信号４６により
、第１受信バッファ２ａへの読出しアドレス信号４９（
以下、第１受信バッファ読出しアドレス信号という）
と、第２受信バッファ２ｂへの読出しアドレス信号５０
（以下、第２受信バッファ読出しアドレス信号という
） とに切換える受信バッファ群読出しアドレス切換え
制御ブロックとしての機能を有している。
【０１３１】参照符号５２は、第２制御部２３ｂ が発
生したステータスレジスタの読出しアドレス信号５３と
ステータス読出し完了５１とが入力されるステータスＲ
Ｄポインタである。このステータスＲＤポインタ５２は
、ステータスレジスタの読出しアドレス信号５３をステ
ータス読出し完了５１により、第１ステータスレジスタ
３ａへの読出しアドレス信号 （以下、第１ステータス
読出しアドレス信号という）５４ａと、第２ステータス
レジスタ３ｂへの読出しアドレス信号 （以下、第２ス
テータス読出しアドレス信号という）５４ｂと、第３ス
テータスレジスタ３ｃへの読出しアドレス信号 （以下
、第３ステータス読出しアドレス信号という）５４ｃと
、第４ステータスレジスタ３ｄへの読出しアドレス信号
（以下、第４ステータス読出しアドレス信号という）
５４ｄとに切換えるステータスレジスタ群読出しアドレ
ス切換え制御ブロックとしての機能を有している。
生したステータスレジスタの読出しアドレス信号５３と
ステータス読出し完了５１とが入力されるステータスＲ
Ｄポインタである。このステータスＲＤポインタ５２は
、ステータスレジスタの読出しアドレス信号５３をステ
ータス読出し完了５１により、第１ステータスレジスタ
３ａへの読出しアドレス信号 （以下、第１ステータス
読出しアドレス信号という）５４ａと、第２ステータス
レジスタ３ｂへの読出しアドレス信号 （以下、第２ス
テータス読出しアドレス信号という）５４ｂと、第３ス
テータスレジスタ３ｃへの読出しアドレス信号 （以下
、第３ステータス読出しアドレス信号という）５４ｃと
、第４ステータスレジスタ３ｄへの読出しアドレス信号
（以下、第４ステータス読出しアドレス信号という）
５４ｄとに切換えるステータスレジスタ群読出しアドレ
ス切換え制御ブロックとしての機能を有している。
【０１３２】参照符号５７は、第２制御部２３ｂ が発
生した受信エラー読出し完了信号６０と、受信エラー読
出しアドレス信号５８と、ソースアドレス読出しアドレ
ス信号５９とが入力される受信エラーＲＤポインタであ
る。この受信エラーＲＤポインタ５７は、受信エラー読
出しアドレス信号５８を受信エラー読出し完了信号６０
により、第１受信エラーレジスタ５ａへの読出しアドレ
ス信号 （以下、第１受信エラー読出しアドレス信号と
いう）６１ａと、第２受信エラーレジスタ５ｂへの読出
しアドレス信号 （以下、第２受信エラー読出しアドレ
ス信号という）６１ｂと、第３受信エラーレジスタ５ｃ
への読出しアドレス信号 （以下、第３受信エラー読出
しアドレス信号という）６１ｃとに切換え、またソース
アドレス読出しアドレス信号５９を受信エラー読出し完
了信号６０により、第１ソースアドレスレジスタ６ａへ
の読出しアドレス信号（以下、第１ソースアドレス読出
しアドレス信号という）６２ａと、第２ソースアドレス
レジスタ６ｂへの読出しアドレス信号 （以下、第２ソ
ースアドレス読出しアドレス信号という）６２ｂと、第
３ソースアドレスレジスタ６ｃへの書込みアドレス信号
（以下、第３ソースアドレス読出しアドレス信号とい
う） ６２とに切換える受信エラーレジス群読出しアド
レス切換え制御ブロック及びソースアドレスレジスタ群
読出しアドレス切換え制御ブロックとしての機能を併せ
持っている。
生した受信エラー読出し完了信号６０と、受信エラー読
出しアドレス信号５８と、ソースアドレス読出しアドレ
ス信号５９とが入力される受信エラーＲＤポインタであ
る。この受信エラーＲＤポインタ５７は、受信エラー読
出しアドレス信号５８を受信エラー読出し完了信号６０
により、第１受信エラーレジスタ５ａへの読出しアドレ
ス信号 （以下、第１受信エラー読出しアドレス信号と
いう）６１ａと、第２受信エラーレジスタ５ｂへの読出
しアドレス信号 （以下、第２受信エラー読出しアドレ
ス信号という）６１ｂと、第３受信エラーレジスタ５ｃ
への読出しアドレス信号 （以下、第３受信エラー読出
しアドレス信号という）６１ｃとに切換え、またソース
アドレス読出しアドレス信号５９を受信エラー読出し完
了信号６０により、第１ソースアドレスレジスタ６ａへ
の読出しアドレス信号（以下、第１ソースアドレス読出
しアドレス信号という）６２ａと、第２ソースアドレス
レジスタ６ｂへの読出しアドレス信号 （以下、第２ソ
ースアドレス読出しアドレス信号という）６２ｂと、第
３ソースアドレスレジスタ６ｃへの書込みアドレス信号
（以下、第３ソースアドレス読出しアドレス信号とい
う） ６２とに切換える受信エラーレジス群読出しアド
レス切換え制御ブロック及びソースアドレスレジスタ群
読出しアドレス切換え制御ブロックとしての機能を併せ
持っている。
【０１３３】なお、図１７において参照符号９８Ｏ は
ＯＲゲートであり、後述するステータス管理部８２の出
力信号８５と、データ数管理部８６の出力信号８９とを
入力とし、両入力信号の論理和をこのバッファメモリ全
体のリセット信号９８として出力する。
ＯＲゲートであり、後述するステータス管理部８２の出
力信号８５と、データ数管理部８６の出力信号８９とを
入力とし、両入力信号の論理和をこのバッファメモリ全
体のリセット信号９８として出力する。
【０１３４】次に、上述のような構成の制御手段を有す
るバッファメモリ制御系により、複数のバッファ及びレ
ジスタからなるバッファメモリ内のある特定のバッファ
及びレジスタが、同一属性のデータを格納する動作を、
いくつかの通信例について図面を参照して具体的に説明
する。
るバッファメモリ制御系により、複数のバッファ及びレ
ジスタからなるバッファメモリ内のある特定のバッファ
及びレジスタが、同一属性のデータを格納する動作を、
いくつかの通信例について図面を参照して具体的に説明
する。
【０１３５】図２０， 図２１， 図２１は本発明の通
信装置による通信の際のバッファメモリ内におけるデー
タの流れとバッファメモリ内の各バッファ及びレジスタ
に格納されるデータを時系列に沿って示すタイミングチ
ャートである。また、これらの各通信例において、各デ
ータ列が各バッファ及びレジスタに格納された状態及び
書込み先，読出し先を示すＷＲポインタ、ＲＤポインタ
の状態を図２３， 図２４， 図２５， 第２６， 図
２７， 図２８， 図２９， 図３０， 図３１に示す
。なお、これらの各図の内の図２３は初期状態における
バッファメモリの状態を示している。なお、図２０の下
側と図２１の上側とは連続しており、図２１の下側と図
２１の上側とは連続している。
信装置による通信の際のバッファメモリ内におけるデー
タの流れとバッファメモリ内の各バッファ及びレジスタ
に格納されるデータを時系列に沿って示すタイミングチ
ャートである。また、これらの各通信例において、各デ
ータ列が各バッファ及びレジスタに格納された状態及び
書込み先，読出し先を示すＷＲポインタ、ＲＤポインタ
の状態を図２３， 図２４， 図２５， 第２６， 図
２７， 図２８， 図２９， 図３０， 図３１に示す
。なお、これらの各図の内の図２３は初期状態における
バッファメモリの状態を示している。なお、図２０の下
側と図２１の上側とは連続しており、図２１の下側と図
２１の上側とは連続している。
【０１３６】図２０， 図２１， 図２１のタイミング
チャートに示されている通信例は、図１４に示すＬＡＮ
ＩＦブロック１０から１フレーム分の受信書込みデー
タ入力信号１５，マイクロコンピュータＩＦブロック１
１から１フレーム分の送信書込みデータ入力信号１８及
び送信データ出力信号１３， 更に３フレーム分の受信
書込みデータ入力信号１５があり、その後、入力された
順に各フレームの受信読出しデータ信号２０が出力され
る状態を示す。
チャートに示されている通信例は、図１４に示すＬＡＮ
ＩＦブロック１０から１フレーム分の受信書込みデー
タ入力信号１５，マイクロコンピュータＩＦブロック１
１から１フレーム分の送信書込みデータ入力信号１８及
び送信データ出力信号１３， 更に３フレーム分の受信
書込みデータ入力信号１５があり、その後、入力された
順に各フレームの受信読出しデータ信号２０が出力され
る状態を示す。
【０１３７】まず、図２０（ｄ） に示す如く、受信書
込みデータ信号１５としてデータ列ＲＩ１が入力された
とする。
込みデータ信号１５としてデータ列ＲＩ１が入力された
とする。
【０１３８】データ列ＲＩ１中の受信フレームのデータ
群ＲＢ１は図２０（ｅ） に示す如く第１受信バッファ
２ａに入力され、またソースアドレスデータＳＡＲ１の
みが図２０（ｐ） に示す如く第１ソースアドレスレジ
スタ６ａに格納され、データ列ＲＩ１中の受信状態を示
すデータＲＥ１が図２０（ｍ） に示す如く第１受信エ
ラーレジスタ５ａに入力され、ステータスデータＳＲ１
が図２０（ｈ） に示す如く第１ステータスレジスタ３
ａに書込まれて受信完了となる。
群ＲＢ１は図２０（ｅ） に示す如く第１受信バッファ
２ａに入力され、またソースアドレスデータＳＡＲ１の
みが図２０（ｐ） に示す如く第１ソースアドレスレジ
スタ６ａに格納され、データ列ＲＩ１中の受信状態を示
すデータＲＥ１が図２０（ｍ） に示す如く第１受信エ
ラーレジスタ５ａに入力され、ステータスデータＳＲ１
が図２０（ｈ） に示す如く第１ステータスレジスタ３
ａに書込まれて受信完了となる。
【０１３９】このデータ列ＲＩ１の受信完了により、図
２１（Ｇ），図２１（Ｃ）， 図２２（Ｊ） にそれ
ぞれ示す如く、受信バッファ書込み完了フラグ２５，
ステータス書込み完了信号３１，受信エラー書込み完了
３９が出力される。また、受信バッファＷＲポインタ２
６， ステータスＷＲポインタ３２及び受信エラーＷＲ
ポインタ３６が切換えられ、図２１（Ｅ）， 図２１
（Ａ） にそれぞれ示す如く、データ数カウンタ２１の
カウント値出力信号２４は”１”に、ステータス数カウ
ンタ２２のカウント値出力信号３０は”１”になる。
２１（Ｇ），図２１（Ｃ）， 図２２（Ｊ） にそれ
ぞれ示す如く、受信バッファ書込み完了フラグ２５，
ステータス書込み完了信号３１，受信エラー書込み完了
３９が出力される。また、受信バッファＷＲポインタ２
６， ステータスＷＲポインタ３２及び受信エラーＷＲ
ポインタ３６が切換えられ、図２１（Ｅ）， 図２１
（Ａ） にそれぞれ示す如く、データ数カウンタ２１の
カウント値出力信号２４は”１”に、ステータス数カウ
ンタ２２のカウント値出力信号３０は”１”になる。
【０１４０】この時点のバッファメモリのデータの格納
状態は図２４に示されている如くである。
状態は図２４に示されている如くである。
【０１４１】次に、図２０（ａ） に示す如く送信書込
みデータ信号１８としてデータ列Ｔ１が入力され、図２
０（ｂ） に示す如く送信バッファ１にＴ１が格納され
る。
みデータ信号１８としてデータ列Ｔ１が入力され、図２
０（ｂ） に示す如く送信バッファ１にＴ１が格納され
る。
【０１４２】このデータ列Ｔ１は、図２０（ｃ） に示
す如く、ＬＡＮ ＩＦブロック１０を経て ＬＡＮ伝送
路へ送信される。その後、図２１（ｔ） に示されてい
る受信書込み信号１６により、データ列Ｔ１の送信状態
を示すデータＴＥ１が図２０（ｌ） に示す如く送信エ
ラーレジスタ４に、データ列Ｔ１を受信した通信装置か
ら返信されてきたＲＳＰ のデータＴＲ１が図２１（ｓ
） に示す如く返信ＲＳＰ レジスタ７にそれぞれ書込
まれ、最後にフレームの管理状態、即ち送信が完了した
ことを示すデータＳＴ１が図２０（ｉ） に示す如く第
２ステータスレジスタ３ｂに書込まれて送信完了となる
。
す如く、ＬＡＮ ＩＦブロック１０を経て ＬＡＮ伝送
路へ送信される。その後、図２１（ｔ） に示されてい
る受信書込み信号１６により、データ列Ｔ１の送信状態
を示すデータＴＥ１が図２０（ｌ） に示す如く送信エ
ラーレジスタ４に、データ列Ｔ１を受信した通信装置か
ら返信されてきたＲＳＰ のデータＴＲ１が図２１（ｓ
） に示す如く返信ＲＳＰ レジスタ７にそれぞれ書込
まれ、最後にフレームの管理状態、即ち送信が完了した
ことを示すデータＳＴ１が図２０（ｉ） に示す如く第
２ステータスレジスタ３ｂに書込まれて送信完了となる
。
【０１４３】このデータ列Ｔ１の送信完了により、図２
１（Ｃ） に示す如く、ステータス書込み完了信号３１
が発せられ、ステータスＷＲポインタ３２が切換わり、
図２１（Ａ） に示す如くステータス数カウンタ２２の
カウント値出力信号３０は”２” になる。
１（Ｃ） に示す如く、ステータス書込み完了信号３１
が発せられ、ステータスＷＲポインタ３２が切換わり、
図２１（Ａ） に示す如くステータス数カウンタ２２の
カウント値出力信号３０は”２” になる。
【０１４４】この時点のバッファメモリのデータの格納
状態は図２５に示されている如くである。
状態は図２５に示されている如くである。
【０１４５】次に、図２０（ｄ） に示す如く、受信書
込みデータ信号１５としてデータ列ＲＩ２が入力された
とする。
込みデータ信号１５としてデータ列ＲＩ２が入力された
とする。
【０１４６】データ列ＲＩ１中の受信フレームのデータ
群ＲＢ２が図２０（ｆ） に示す如く第２受信バッファ
２ｂに、またソースアドレスデータＳＡＲ２のみが図２
０（ｇ） に示す如く第２ソースアドレスレジスタ６ｂ
に、データ列ＲＩ２中の受信状態を示すデータＲＥ２が
図２０（ｎ） に示す如く第２受信エラーレジスタ５ｂ
に、そしてステータスデータＳＲ２が図２０（ｊ） に
示す如く第３ステータスレジスタ３ｃにそれぞれ入力さ
れて受信完了となる。
群ＲＢ２が図２０（ｆ） に示す如く第２受信バッファ
２ｂに、またソースアドレスデータＳＡＲ２のみが図２
０（ｇ） に示す如く第２ソースアドレスレジスタ６ｂ
に、データ列ＲＩ２中の受信状態を示すデータＲＥ２が
図２０（ｎ） に示す如く第２受信エラーレジスタ５ｂ
に、そしてステータスデータＳＲ２が図２０（ｊ） に
示す如く第３ステータスレジスタ３ｃにそれぞれ入力さ
れて受信完了となる。
【０１４７】このデータ列ＲＩ２の受信完了により、図
２１（Ｇ），図２１（Ｃ）， 図２２（Ｊ） にそれ
ぞれ示す如く、受信バッファ書込み完了信号２５， ス
テータス書込み完了信号３１， 受信エラー書込み完了
３９が出力される。また、受信バッファＷＲポインタ２
６， ステータスＷＲポインタ３２及び受信エラーＷＲ
ポインタ３６が切換えられ、図２１（Ｅ）， 図２１
（Ｆ） に示す如く、データ数カウンタ２１のカウント
値出力信号２４は”２” になって、受信バッファフル
フラグ７９が立つ。更に、図２１（Ａ） に示す如く、
ステータス数カウンタ２２のカウント値出力信号３０は
”３” になる。
２１（Ｇ），図２１（Ｃ）， 図２２（Ｊ） にそれ
ぞれ示す如く、受信バッファ書込み完了信号２５， ス
テータス書込み完了信号３１， 受信エラー書込み完了
３９が出力される。また、受信バッファＷＲポインタ２
６， ステータスＷＲポインタ３２及び受信エラーＷＲ
ポインタ３６が切換えられ、図２１（Ｅ）， 図２１
（Ｆ） に示す如く、データ数カウンタ２１のカウント
値出力信号２４は”２” になって、受信バッファフル
フラグ７９が立つ。更に、図２１（Ａ） に示す如く、
ステータス数カウンタ２２のカウント値出力信号３０は
”３” になる。
【０１４８】この時点のバッファメモリのデータの格納
状態は図２６に示されている如くである。
状態は図２６に示されている如くである。
【０１４９】次に、図２０（ｄ） に示す如く、受信書
込みデータとしてデータ列ＲＩ３が入力されたとする。
込みデータとしてデータ列ＲＩ３が入力されたとする。
【０１５０】この場合、受信バッファ群２の両受信バッ
ファ２ａ， ２ｂは図２０（ｅ）， 図２０（ｆ）
に示す如く共に既にデータが格納されており、なおかつ
読出されていない。このため、図２１（Ｆ） に示す如
く、受信バッファフルフラグ７９がセットされていてデ
ータ列ＲＩ３は受信バッファ２ａ， ２ｂに書込むこと
は出来ない。しかし、図２１（ｒ）， 図２０（ｏ）
， 図２０（ｋ） にそれぞれ示す如く、データ列Ｒ
Ｉ３中のデータＳＡＲ３が第３ソースアドレスレジスタ
６ｃに、データＲＥ３が第３受信エラーレジスタ５ｃに
、そしてデータＳＲ３が第４ステータスレジスタ３ｄに
それぞれ入力されてデータ列ＲＩ３の受信完了となる。
ファ２ａ， ２ｂは図２０（ｅ）， 図２０（ｆ）
に示す如く共に既にデータが格納されており、なおかつ
読出されていない。このため、図２１（Ｆ） に示す如
く、受信バッファフルフラグ７９がセットされていてデ
ータ列ＲＩ３は受信バッファ２ａ， ２ｂに書込むこと
は出来ない。しかし、図２１（ｒ）， 図２０（ｏ）
， 図２０（ｋ） にそれぞれ示す如く、データ列Ｒ
Ｉ３中のデータＳＡＲ３が第３ソースアドレスレジスタ
６ｃに、データＲＥ３が第３受信エラーレジスタ５ｃに
、そしてデータＳＲ３が第４ステータスレジスタ３ｄに
それぞれ入力されてデータ列ＲＩ３の受信完了となる。
【０１５１】このデータ列ＲＩ３の受信完了により、図
２１（Ｃ），図２２（Ｊ） に示す如く、ステータス書
込み完了信号３１， 受信エラー書込み完了３９が出力
される。また、ステータスＷＲポインタ３２及び受信エ
ラーＷＲポインタ３６が切換えられ、図２１（Ｅ），
図２１（Ｂ）に示す如く、ステータス数カウンタ２２
のカウント値出力信号２４は”４” になり、ステータ
スフルフラグ８０がセットされる。また、データ列ＲＩ
３の入力の前に図２１（Ｆ） に示す如く受信バッファ
フルフラグ７９がセットされているため、データ列ＲＩ
３内にはデータ列ＲＩ３自身がオーバーランの状態であ
ることを示すオーバーランデータが書込まれており、デ
ータ列ＲＩ３の書込み完了時に図２２（Ｉ） に示す如
くオーバーラン検出フラグ８１がセットされる。
２１（Ｃ），図２２（Ｊ） に示す如く、ステータス書
込み完了信号３１， 受信エラー書込み完了３９が出力
される。また、ステータスＷＲポインタ３２及び受信エ
ラーＷＲポインタ３６が切換えられ、図２１（Ｅ），
図２１（Ｂ）に示す如く、ステータス数カウンタ２２
のカウント値出力信号２４は”４” になり、ステータ
スフルフラグ８０がセットされる。また、データ列ＲＩ
３の入力の前に図２１（Ｆ） に示す如く受信バッファ
フルフラグ７９がセットされているため、データ列ＲＩ
３内にはデータ列ＲＩ３自身がオーバーランの状態であ
ることを示すオーバーランデータが書込まれており、デ
ータ列ＲＩ３の書込み完了時に図２２（Ｉ） に示す如
くオーバーラン検出フラグ８１がセットされる。
【０１５２】この時点のバッファメモリのデータの格納
状態は図２７に示されている如くである。
状態は図２７に示されている如くである。
【０１５３】以上の図２７に示されている状態から更に
、図２０（ｅ） に示す如く、受信書込みデータとして
データ列ＲＩ４が入力されたとする。
、図２０（ｅ） に示す如く、受信書込みデータとして
データ列ＲＩ４が入力されたとする。
【０１５４】この場合、上述のデータ列ＲＩ３が入力さ
れた時点と同様に、受信バッファ群２の両受信バッファ
２ａ， ２ｂは共に既にデータが格納されており、なお
かつ読出されていない。このため、受信バッファフルフ
ラグ７９がセットされているのでデータ列ＲＩ４は受信
バッファ２ａ， ２ｂには書込まれない。また、上述の
データ列ＲＩ３の受信完了時点でオーバーランがデータ
列ＲＩ３内に検出されていてオーバーラン検出フラグ８
１がセットされているため、データ列ＲＩ４はいずれの
ソースアドレスレジスタ， 受信エラーレジスタにも書
込まれることはなく、更に全てのステータスレジスタに
データが格納されていてステータスフルフラグ８０がセ
ットされているためいずれのステータスレジスタにも書
込まれることはない。従って、データ列ＲＩ４は受信完
了とはならず、受信バッファ書込み完了信号２５， ス
テータス書込み完了信号３１， 受信エラー書込み完了
信号３９はいずれも出力されず、受信バッファＷＲポイ
ンタ２６， ステータスＷＲポインタ３２及び受信エラ
ーＷＲポインタ３６はいずれも切換えられることはない
。
れた時点と同様に、受信バッファ群２の両受信バッファ
２ａ， ２ｂは共に既にデータが格納されており、なお
かつ読出されていない。このため、受信バッファフルフ
ラグ７９がセットされているのでデータ列ＲＩ４は受信
バッファ２ａ， ２ｂには書込まれない。また、上述の
データ列ＲＩ３の受信完了時点でオーバーランがデータ
列ＲＩ３内に検出されていてオーバーラン検出フラグ８
１がセットされているため、データ列ＲＩ４はいずれの
ソースアドレスレジスタ， 受信エラーレジスタにも書
込まれることはなく、更に全てのステータスレジスタに
データが格納されていてステータスフルフラグ８０がセ
ットされているためいずれのステータスレジスタにも書
込まれることはない。従って、データ列ＲＩ４は受信完
了とはならず、受信バッファ書込み完了信号２５， ス
テータス書込み完了信号３１， 受信エラー書込み完了
信号３９はいずれも出力されず、受信バッファＷＲポイ
ンタ２６， ステータスＷＲポインタ３２及び受信エラ
ーＷＲポインタ３６はいずれも切換えられることはない
。
【０１５５】この時点のバッファメモリのデータの格納
状態は図２７に示されている状態のままである。
状態は図２７に示されている状態のままである。
【０１５６】以上により、それぞれが複数個のバッファ
及びレジスタで構成されているバッファ群及びレジスタ
群である受信バッファ群２， ステータスレジスタ群３
， 受信エラーレジスタ群５ｄ， ソースアドレスレジ
スタ群６ｄのそれぞれに対して、バッファ群及びレジス
タ群に対するアドレスを指定するのみで個々のバッファ
及びレジスタに対するアドレスを指定する必要なしに、
個々のバッファ及びレジスタに対するアドレスが受信フ
レームが入力される都度、順に切換わってそれぞれに所
定のデータが格納される。
及びレジスタで構成されているバッファ群及びレジスタ
群である受信バッファ群２， ステータスレジスタ群３
， 受信エラーレジスタ群５ｄ， ソースアドレスレジ
スタ群６ｄのそれぞれに対して、バッファ群及びレジス
タ群に対するアドレスを指定するのみで個々のバッファ
及びレジスタに対するアドレスを指定する必要なしに、
個々のバッファ及びレジスタに対するアドレスが受信フ
レームが入力される都度、順に切換わってそれぞれに所
定のデータが格納される。
【０１５７】更に、書込み先が１受信フレーム毎に順次
切換わることにより、図２０， 図２１，図２１のタイ
ミングチャートに示されている通信例の場合、第１受信
バッファ２ａと第１受信エラーレジスタ５ａと第１ソー
スアドレスレジスタ６ａと第１ステータスレジスタ３ａ
とに同一属性のデータが一組として格納され、送信バッ
ファ１と送信エラーレジスタ４と返信ＲＳＰ レジスタ
７と第２ステータスレジスタ３ｂとに同一属性のデータ
が一組として格納され、第２受信バッファ２ｂと第２受
信エラーレジスタ５ｂと第２ソースアドレスレジスタ６
ｂと第３ステータスレジスタ３ｃとに同一属性のデータ
が一組として格納され、第３受信エラーレジスタ５ｃと
第３ソースアドレスレジスタ６ｃと第４ステータスレジ
スタ３ｄとに同一属性のデータが一組として格納される
。これにより、各バッファと各レジスタ間に上述のよう
な対応付けが行われた上でそれぞれに常に同一属性のデ
ータが格納される。
切換わることにより、図２０， 図２１，図２１のタイ
ミングチャートに示されている通信例の場合、第１受信
バッファ２ａと第１受信エラーレジスタ５ａと第１ソー
スアドレスレジスタ６ａと第１ステータスレジスタ３ａ
とに同一属性のデータが一組として格納され、送信バッ
ファ１と送信エラーレジスタ４と返信ＲＳＰ レジスタ
７と第２ステータスレジスタ３ｂとに同一属性のデータ
が一組として格納され、第２受信バッファ２ｂと第２受
信エラーレジスタ５ｂと第２ソースアドレスレジスタ６
ｂと第３ステータスレジスタ３ｃとに同一属性のデータ
が一組として格納され、第３受信エラーレジスタ５ｃと
第３ソースアドレスレジスタ６ｃと第４ステータスレジ
スタ３ｄとに同一属性のデータが一組として格納される
。これにより、各バッファと各レジスタ間に上述のよう
な対応付けが行われた上でそれぞれに常に同一属性のデ
ータが格納される。
【０１５８】また、新たな受信データ群が入力された際
に、そのデータ群を格納すべきバッファ及びレジスタに
既にデータが格納されていて読出されないまま存在して
いる場合、上述のような管理を行っているためデータが
上書きされることはなく、常に同一属性のデータとして
一組のデータを保持することが可能になる。
に、そのデータ群を格納すべきバッファ及びレジスタに
既にデータが格納されていて読出されないまま存在して
いる場合、上述のような管理を行っているためデータが
上書きされることはなく、常に同一属性のデータとして
一組のデータを保持することが可能になる。
【０１５９】次に、図２０（ｇ） に示す如く、１フレ
ーム受信バッファデータ入力ＲＩ１と同一属性を示す一
連のデータ列ＤＡＴＡ−Ｒ１が受信読出しデータ信号２
０に読出されたとする。
ーム受信バッファデータ入力ＲＩ１と同一属性を示す一
連のデータ列ＤＡＴＡ−Ｒ１が受信読出しデータ信号２
０に読出されたとする。
【０１６０】この一連のデータ列ＤＡＴＡ−Ｒ１の読出
し後、読出しが完了したことを示すＲＸレジスタ読出し
完了レジスタ６７への書込み信号であるＲＸレジスタ読
出し完了フラグ７８が図２２（Ｌ） に示す如く出力さ
れ、ＤＡＴＡ−Ｒ１の中のステータスデータの内容によ
り受信書込みデータＲＩ１と同一属性のデータであるこ
とが判断され、図２１（Ｈ）， 図２１（Ｄ），
図２２（Ｋ） にそれぞれ示す如く、受信バッファ読出
し完了信号４６， ステータス読出し完了信号５１及び
受信エラー読出し完了信号６０が出力され、受信バッフ
ァＲＤポインタ４７， ステータスＲＤポインタ５２，
受信エラーＲＤポインタ５７が切換わる。
し後、読出しが完了したことを示すＲＸレジスタ読出し
完了レジスタ６７への書込み信号であるＲＸレジスタ読
出し完了フラグ７８が図２２（Ｌ） に示す如く出力さ
れ、ＤＡＴＡ−Ｒ１の中のステータスデータの内容によ
り受信書込みデータＲＩ１と同一属性のデータであるこ
とが判断され、図２１（Ｈ）， 図２１（Ｄ），
図２２（Ｋ） にそれぞれ示す如く、受信バッファ読出
し完了信号４６， ステータス読出し完了信号５１及び
受信エラー読出し完了信号６０が出力され、受信バッフ
ァＲＤポインタ４７， ステータスＲＤポインタ５２，
受信エラーＲＤポインタ５７が切換わる。
【０１６１】同時に、データ数カウンタ２１のカウント
値出力信号２４が図２１（Ｅ） に示す如く”１” に
なり、ステータス数カウンタ２２のカウント値出力信号
３０は図２１（Ａ） に示す如く”３” になる。また
、図２１（Ｆ）， 図２１（Ｂ） にそれぞれ示す如
く、受信バッファフルフラグ７９とステータスフルフラ
グ８０はリセットされる。これにより、第１受信バッフ
ァ２ａ， 第１ステータスレジスタ３ａ， 第１受信エ
ラーレジスタ５ａ及び第１ソースアドレスレジスタ６ａ
は、図２０（ｅ）， 図２０（ｈ）， 図２０（ｍ
）， 図２０（ｐ） にそれぞれ示されているように
、書込み可能となる。
値出力信号２４が図２１（Ｅ） に示す如く”１” に
なり、ステータス数カウンタ２２のカウント値出力信号
３０は図２１（Ａ） に示す如く”３” になる。また
、図２１（Ｆ）， 図２１（Ｂ） にそれぞれ示す如
く、受信バッファフルフラグ７９とステータスフルフラ
グ８０はリセットされる。これにより、第１受信バッフ
ァ２ａ， 第１ステータスレジスタ３ａ， 第１受信エ
ラーレジスタ５ａ及び第１ソースアドレスレジスタ６ａ
は、図２０（ｅ）， 図２０（ｈ）， 図２０（ｍ
）， 図２０（ｐ） にそれぞれ示されているように
、書込み可能となる。
【０１６２】この時点のバッファメモリのデータの格納
状態は図２８に示されている如くである。
状態は図２８に示されている如くである。
【０１６３】次に、１フレーム送信書込みデータ入力Ｔ
１と同一属性を示す一連のデータ列ＤＡＴＡ−Ｔ１が読
出されたとする。
１と同一属性を示す一連のデータ列ＤＡＴＡ−Ｔ１が読
出されたとする。
【０１６４】このデータ列ＤＡＴＡ−Ｔ１の読出し後、
図２２（Ｌ） に示す如くＲＸレジスタ読出し完了フラ
グ７８が出力され、ＤＡＴＡ−Ｔ１の内容により送信書
込みデータＴ１と同一属性のデータであることが判断さ
れて図２１（Ｄ） に示す如くステータス読出し完了信
号５１のみが出力される。そして、ステータスＲＤポイ
ンタ３５が切換えられ、図２０（ｉ） に示す如く第２
ステータスレジスタ３ｂは書込み可能となる。同時に、
ステータス数カウンタ２２のカウント値出力信号３０は
図２１（Ａ） に示す如く”２” になる。
図２２（Ｌ） に示す如くＲＸレジスタ読出し完了フラ
グ７８が出力され、ＤＡＴＡ−Ｔ１の内容により送信書
込みデータＴ１と同一属性のデータであることが判断さ
れて図２１（Ｄ） に示す如くステータス読出し完了信
号５１のみが出力される。そして、ステータスＲＤポイ
ンタ３５が切換えられ、図２０（ｉ） に示す如く第２
ステータスレジスタ３ｂは書込み可能となる。同時に、
ステータス数カウンタ２２のカウント値出力信号３０は
図２１（Ａ） に示す如く”２” になる。
【０１６５】この時点のバッファメモリのデータの格納
状態は図２９に示されている如くである。
状態は図２９に示されている如くである。
【０１６６】次に、図２０（ｇ） に示す如く、１フレ
ーム受信バッファデータ入力ＲＩ２と同一属性を示す一
連のデータ列ＤＡＴＡ−Ｒ２が受信読出しデータ信号２
０へ読出されたとする。
ーム受信バッファデータ入力ＲＩ２と同一属性を示す一
連のデータ列ＤＡＴＡ−Ｒ２が受信読出しデータ信号２
０へ読出されたとする。
【０１６７】このデータ列ＤＡＴＡ−Ｒ２の読出し後、
ＲＸレジスタ読出し完了フラグ７８が図２２（Ｌ）に示
す如く出力され、ＤＡＴＡ−Ｒ２の内容により受信書込
みデータＲＩ２と同一属性のデータであることが判断さ
れて、図２１（Ｈ）， 図２１（Ｄ）， 図２２（
Ｋ） にそれぞれ示す如く、受信バッファ読出し完了信
号４６， ステータス読出し完了信号５１及び受信エラ
ー読出し完了信号６０が出力される。そして、受信バッ
ファＲＤポインタ４７， ステータスＲＤポインタ５２
， 受信エラーＲＤポインタ５７が切換えられて、図２
０（ｆ）， 図２０（ｊ）， 図２０（ｎ），
図２０（ｑ） にそれぞれ示す如く、第２受信バッファ
２ｂ， 第３ステータスレジスタ３ｃ， 第２受信エラ
ーレジスタ５ｂ及び第２ソースアドレスレジスタ６ｂは
書込み可能となる。同時に、データ数カウンタ２１のカ
ウント値出力信号２４は図２１（Ｅ） に示す如く”０
” になり、ステータス数カウンタ２２のカウント値出
力信号３０は図２１（Ａ） に示す如く”１” になる
。
ＲＸレジスタ読出し完了フラグ７８が図２２（Ｌ）に示
す如く出力され、ＤＡＴＡ−Ｒ２の内容により受信書込
みデータＲＩ２と同一属性のデータであることが判断さ
れて、図２１（Ｈ）， 図２１（Ｄ）， 図２２（
Ｋ） にそれぞれ示す如く、受信バッファ読出し完了信
号４６， ステータス読出し完了信号５１及び受信エラ
ー読出し完了信号６０が出力される。そして、受信バッ
ファＲＤポインタ４７， ステータスＲＤポインタ５２
， 受信エラーＲＤポインタ５７が切換えられて、図２
０（ｆ）， 図２０（ｊ）， 図２０（ｎ），
図２０（ｑ） にそれぞれ示す如く、第２受信バッファ
２ｂ， 第３ステータスレジスタ３ｃ， 第２受信エラ
ーレジスタ５ｂ及び第２ソースアドレスレジスタ６ｂは
書込み可能となる。同時に、データ数カウンタ２１のカ
ウント値出力信号２４は図２１（Ｅ） に示す如く”０
” になり、ステータス数カウンタ２２のカウント値出
力信号３０は図２１（Ａ） に示す如く”１” になる
。
【０１６８】この時点のバッファメモリのデータの格納
状態は図３０に示されている如くである。
状態は図３０に示されている如くである。
【０１６９】更に上記同様に、図２０（ｇ） に示す如
く、１フレーム受信バッファデータ入力ＲＩ３と同一属
性を示す一連のデータ列ＤＡＴＡ−Ｒ３が受信読出しデ
ータ信号２０へ読出されたとする。
く、１フレーム受信バッファデータ入力ＲＩ３と同一属
性を示す一連のデータ列ＤＡＴＡ−Ｒ３が受信読出しデ
ータ信号２０へ読出されたとする。
【０１７０】このデータ列ＤＡＴＡ−Ｒ３の出力後、図
２２（Ｍ） に示す如くＲＸレジスタ読出し完了フラグ
７８がセットされ、ＤＡＴＡ−Ｒ３の内容により受信書
込みデータＲＩ３と同一属性のデータであることが判断
される。更に、データ列ＲＩ３のデータの中にオーバー
ランの状態であったことを示すデータが存在しているた
め、図２１（Ｄ），図２２（Ｋ） に示す如く、ステー
タス読出し完了信号５１及び受信エラー読出し完了信号
６０のみが出力される。そして、ステータスＲＤポイン
タ５２， 受信エラーＲＤポインタ５７が切換えられ、
図２０（ｋ）， 図２０（ｏ）， 図２１（ｒ）
にそれぞれ示す如く、第４ステータスレジスタ３ｄ，
第３受信エラーレジスタ５ｃ及び第３ソースアドレスレ
ジスタ６ｃは書込み可能となる。 同時に、ステータス数カウンタ２２のカウント値出力信
号３０は図２１（Ａ） に示す如く”０” になる。
２２（Ｍ） に示す如くＲＸレジスタ読出し完了フラグ
７８がセットされ、ＤＡＴＡ−Ｒ３の内容により受信書
込みデータＲＩ３と同一属性のデータであることが判断
される。更に、データ列ＲＩ３のデータの中にオーバー
ランの状態であったことを示すデータが存在しているた
め、図２１（Ｄ），図２２（Ｋ） に示す如く、ステー
タス読出し完了信号５１及び受信エラー読出し完了信号
６０のみが出力される。そして、ステータスＲＤポイン
タ５２， 受信エラーＲＤポインタ５７が切換えられ、
図２０（ｋ）， 図２０（ｏ）， 図２１（ｒ）
にそれぞれ示す如く、第４ステータスレジスタ３ｄ，
第３受信エラーレジスタ５ｃ及び第３ソースアドレスレ
ジスタ６ｃは書込み可能となる。 同時に、ステータス数カウンタ２２のカウント値出力信
号３０は図２１（Ａ） に示す如く”０” になる。
【０１７１】この時点のバッファメモリのデータの格納
状態は図３１に示されている如くである。
状態は図３１に示されている如くである。
【０１７２】以上により、それぞれが複数個のバッファ
及びレジスタで構成されているバッファ群及びレジスタ
群である受信バッファ群２， ステータスレジスタ群３
， 受信エラーレジスタ群５ｄ， ソースアドレスレジ
スタ群６ｄに対し、バッファ群及びレジスタ群に対する
アドレスを指定するのみで個々のバッファ及びレジスタ
に対するアドレスを指定する必要なしに、個々のバッフ
ァ及びレジスタに対するアドレスが１フレーム毎に切換
わる。
及びレジスタで構成されているバッファ群及びレジスタ
群である受信バッファ群２， ステータスレジスタ群３
， 受信エラーレジスタ群５ｄ， ソースアドレスレジ
スタ群６ｄに対し、バッファ群及びレジスタ群に対する
アドレスを指定するのみで個々のバッファ及びレジスタ
に対するアドレスを指定する必要なしに、個々のバッフ
ァ及びレジスタに対するアドレスが１フレーム毎に切換
わる。
【０１７３】更に、読出し先が１フレーム毎に切換えら
れるため、図２０， 図２１， 図２１のタイミングチ
ャートに示されている通信例の場合、第１受信バッファ
２ａと第１受信エラーレジスタ５ａと第１ソースアドレ
スレジスタ６ａと第１ステータスレジスタ３ａとからデ
ータが同一属性のデータとして一組で読出され、送信バ
ッファ１と送信エラーレジスタ４と返信ＲＳＰ レジス
タ７と第２ステータスレジスタ３ｂとからデータが同一
属性のデータとして一組で読出され、第２受信バッファ
２ｂと第２受信エラーレジスタ５ｂと第２ソースアドレ
スレジスタ６ｂと第３ステータスレジスタ３ｃとからデ
ータが同一属性のデータとして一組で読出され、第３受
信エラーレジスタ５ｃと第３ソースアドレスレジスタ６
ｃと第４ステータスレジスタ３ｄとからデータが同一属
性のデータとして一組で読出される。即ち、各バッファ
と各レジスタに格納されているデータ相互間が対応付け
られて同一属性の一組のデータとして読出される。
れるため、図２０， 図２１， 図２１のタイミングチ
ャートに示されている通信例の場合、第１受信バッファ
２ａと第１受信エラーレジスタ５ａと第１ソースアドレ
スレジスタ６ａと第１ステータスレジスタ３ａとからデ
ータが同一属性のデータとして一組で読出され、送信バ
ッファ１と送信エラーレジスタ４と返信ＲＳＰ レジス
タ７と第２ステータスレジスタ３ｂとからデータが同一
属性のデータとして一組で読出され、第２受信バッファ
２ｂと第２受信エラーレジスタ５ｂと第２ソースアドレ
スレジスタ６ｂと第３ステータスレジスタ３ｃとからデ
ータが同一属性のデータとして一組で読出され、第３受
信エラーレジスタ５ｃと第３ソースアドレスレジスタ６
ｃと第４ステータスレジスタ３ｄとからデータが同一属
性のデータとして一組で読出される。即ち、各バッファ
と各レジスタに格納されているデータ相互間が対応付け
られて同一属性の一組のデータとして読出される。
【０１７４】以上のようなバッファメモリの制御及び管
理により、複数のバッファメモリ及びレジスタからなる
バッファメモリ内のある特定のバッファ及びレジスタが
同一属性のデータを格納するバッファ及びレジスタとし
て作用する。
理により、複数のバッファメモリ及びレジスタからなる
バッファメモリ内のある特定のバッファ及びレジスタが
同一属性のデータを格納するバッファ及びレジスタとし
て作用する。
【０１７５】次に、上述のステータス数カウンタ２２に
よるバッファメモリの制御について説明する。
よるバッファメモリの制御について説明する。
【０１７６】図３２はステータス数カウンタ２２及びス
テータスレジスタ群３の制御のための構成を示すブロッ
ク図である。
テータスレジスタ群３の制御のための構成を示すブロッ
ク図である。
【０１７７】参照符号８２はステータス管理部であり、
ステータス数カウンタ２２のカウント値出力信号３０，
ステータス書込み完了信号３１， ステータス読出し
完了信号５１， ３進カウンタであるステータスＲＤポ
インタ５２の出力信号８３， ３進カウンタであるステ
ータスＷＲポインタ３２の出力信号８４が入力される。 そして、ステータス管理部８２は、ステータス数管理出
力信号８５を前述のＯＲゲート９８Ｏ へ出力している
。
ステータス数カウンタ２２のカウント値出力信号３０，
ステータス書込み完了信号３１， ステータス読出し
完了信号５１， ３進カウンタであるステータスＲＤポ
インタ５２の出力信号８３， ３進カウンタであるステ
ータスＷＲポインタ３２の出力信号８４が入力される。 そして、ステータス管理部８２は、ステータス数管理出
力信号８５を前述のＯＲゲート９８Ｏ へ出力している
。
【０１７８】ステータス管理部８２は、ステータスＷＲ
ポインタ３２の出力信号８４の値を”Ｌ” とし、ステ
ータスＲＤポインタ５２の出力信号８３の値を”Ｍ”
とし、ステータス数カウンタ２２のカウント値出力信号
３０の値を”Ｎ” とした場合に、 Ｎ＋Ｍ≦４ であれば、 Ｎ＋Ｍ＝Ｌ であるか否かを判定する。また、 Ｎ＋Ｍ≧５ であれば、 Ｎ＋Ｍ−４＝Ｌ であるか否かを判定する。
ポインタ３２の出力信号８４の値を”Ｌ” とし、ステ
ータスＲＤポインタ５２の出力信号８３の値を”Ｍ”
とし、ステータス数カウンタ２２のカウント値出力信号
３０の値を”Ｎ” とした場合に、 Ｎ＋Ｍ≦４ であれば、 Ｎ＋Ｍ＝Ｌ であるか否かを判定する。また、 Ｎ＋Ｍ≧５ であれば、 Ｎ＋Ｍ−４＝Ｌ であるか否かを判定する。
【０１７９】いずれの場合においても等号が成立すれば
ステータス数管理出力信号８５として”０” を、不成
立であれば”１” を出力する。
ステータス数管理出力信号８５として”０” を、不成
立であれば”１” を出力する。
【０１８０】なお、本実施例の説明では説明の便宜を図
るため、Ｎ， Ｍの値はいずれもステータスＷＲポイン
タ３２及びステータスＲＤポインタ５２の出力値に”１
” を加算して説明する。
るため、Ｎ， Ｍの値はいずれもステータスＷＲポイン
タ３２及びステータスＲＤポインタ５２の出力値に”１
” を加算して説明する。
【０１８１】以下、ステータス管理部８２の動作につい
て、図３３のタイミングチャートを参照して説明する。
て、図３３のタイミングチャートを参照して説明する。
【０１８２】ステータスレジスタ群３へのデータ書込み
が完了する都度、図３３（ａ） に示されているステー
タス書込み完了信号３１が出力される。このステータス
書込み完了信号３１が出力された後、図３３（ｃ） に
示されているステータスＷＲポインタ３２の出力信号８
４ （＝Ｌ）は”１” 加算される。但し、このステー
タスＷＲポインタ３２の出力信号８４は”４” 以上の
値はとらないため、初期状態から”４” の倍数のステ
ータス書込み完了信号３１が出力された後に初期状態の
”１” に戻る。
が完了する都度、図３３（ａ） に示されているステー
タス書込み完了信号３１が出力される。このステータス
書込み完了信号３１が出力された後、図３３（ｃ） に
示されているステータスＷＲポインタ３２の出力信号８
４ （＝Ｌ）は”１” 加算される。但し、このステー
タスＷＲポインタ３２の出力信号８４は”４” 以上の
値はとらないため、初期状態から”４” の倍数のステ
ータス書込み完了信号３１が出力された後に初期状態の
”１” に戻る。
【０１８３】また同様に、ステータスレジスタ群３から
のデータ読出しが完了する都度、図３３（ｂ） に示さ
れているステータス読出し完了信号５１が出力される。 このステータス読出し完了信号５１が出力された後、図
３３（ｄ） に示されているステータスＲＤポインタ５
２の出力信号８３ （＝Ｍ）は”１” 加算される。但
し、このステータスＲＤポインタ５２の出力信号８３は
”４” 以上の値はとらないため、初期状態から”４”
の倍数のステータス読出し完了信号５１が出力された
後に初期状態の”１” に戻る。
のデータ読出しが完了する都度、図３３（ｂ） に示さ
れているステータス読出し完了信号５１が出力される。 このステータス読出し完了信号５１が出力された後、図
３３（ｄ） に示されているステータスＲＤポインタ５
２の出力信号８３ （＝Ｍ）は”１” 加算される。但
し、このステータスＲＤポインタ５２の出力信号８３は
”４” 以上の値はとらないため、初期状態から”４”
の倍数のステータス読出し完了信号５１が出力された
後に初期状態の”１” に戻る。
【０１８４】図３３（ｅ） に示されているステータス
数カウンタ２２のカウント値出力信号３０ （＝Ｎ）は
、上述のステータス書込み完了信号３１の出力により”
１” 加算され、ステータス読出し完了信号５１の出力
により”１” 減算される。
数カウンタ２２のカウント値出力信号３０ （＝Ｎ）は
、上述のステータス書込み完了信号３１の出力により”
１” 加算され、ステータス読出し完了信号５１の出力
により”１” 減算される。
【０１８５】以上の関係から、”Ｎ” であるステータ
ス数カウンタ２２のカウント値出力信号３０， ”Ｌ
”であるステータスＷＲポインタ３２の出力信号８４，
”Ｍ”であるステータスＲＤポインタ５２の出力信
号８３相互間には下記式（１） 及び式（２） の関係
式が成立する。 Ｍ＋Ｎ＝Ｌ （Ｍ＋Ｎ≦４） …（１）Ｍ＋Ｎ−４
＝Ｌ （Ｍ＋Ｎ≧４） …（２）
ス数カウンタ２２のカウント値出力信号３０， ”Ｌ
”であるステータスＷＲポインタ３２の出力信号８４，
”Ｍ”であるステータスＲＤポインタ５２の出力信
号８３相互間には下記式（１） 及び式（２） の関係
式が成立する。 Ｍ＋Ｎ＝Ｌ （Ｍ＋Ｎ≦４） …（１）Ｍ＋Ｎ−４
＝Ｌ （Ｍ＋Ｎ≧４） …（２）
【０１８６】たと
えば、図３３の時点Ａにおいて考えると、ステータス書
込み完了信号３１が既に２回発生されているため、ステ
ータスＷＲポインタ３２の出力信号８４の値”Ｌ” は
”３” になっており、またステータス読出し完了信号
５１が既に１回発生されているため、ステータスＲＤポ
インタ５２の出力信号８３の値”Ｍ” は”２”になっ
ている。
えば、図３３の時点Ａにおいて考えると、ステータス書
込み完了信号３１が既に２回発生されているため、ステ
ータスＷＲポインタ３２の出力信号８４の値”Ｌ” は
”３” になっており、またステータス読出し完了信号
５１が既に１回発生されているため、ステータスＲＤポ
インタ５２の出力信号８３の値”Ｍ” は”２”になっ
ている。
【０１８７】また、この時点で、ステータス数カウンタ
２２のカウント値出力信号３０は２回の加算と１回の減
算とが行われているので、その値”Ｎ” は”１” で
ある。従って、”Ｌ”， ”Ｍ”， ”Ｎ” はそれぞ
れ”３”， ”２”， ”１” となっており、上記式
（１） を満たす。
２２のカウント値出力信号３０は２回の加算と１回の減
算とが行われているので、その値”Ｎ” は”１” で
ある。従って、”Ｌ”， ”Ｍ”， ”Ｎ” はそれぞ
れ”３”， ”２”， ”１” となっており、上記式
（１） を満たす。
【０１８８】次に、図３３の時点Ｂにおいて考えると、
ステータス書込み完了信号３１が既に５回発生されてい
るため、ステータスＷＲポインタ３２の出力信号８４の
値”Ｌ” は”２” になっており、またステータス読
出し完了信号５１が既に２回発生されているため、ステ
ータスＲＤポインタ５２の出力信号８３の値”Ｍ” は
”３”になっている。また、この時点で、ステータス数
カウンタ２２のカウント値出力信号３０は５回の加算と
２回の減算とが行われているので、その値”Ｎ” は”
３” である。従って、”Ｌ”，”Ｍ”， ”Ｎ” は
それぞれ”２”， ”３”， ”３” となっており、
上記式（２） を満たす。
ステータス書込み完了信号３１が既に５回発生されてい
るため、ステータスＷＲポインタ３２の出力信号８４の
値”Ｌ” は”２” になっており、またステータス読
出し完了信号５１が既に２回発生されているため、ステ
ータスＲＤポインタ５２の出力信号８３の値”Ｍ” は
”３”になっている。また、この時点で、ステータス数
カウンタ２２のカウント値出力信号３０は５回の加算と
２回の減算とが行われているので、その値”Ｎ” は”
３” である。従って、”Ｌ”，”Ｍ”， ”Ｎ” は
それぞれ”２”， ”３”， ”３” となっており、
上記式（２） を満たす。
【０１８９】ステータス管理部８２は上述のような判定
を行うのであるが、より具体的には以下のような動作を
行う。
を行うのであるが、より具体的には以下のような動作を
行う。
【０１９０】図３３の参照符号８２Ｃ はステータス管
理部８２が発生するクロックであり、ステータス管理部
８２にステータス書込み完了信号３１またはステータス
読出し完了信号５１のいずれかが入力された場合に発生
される。そして、ステータス管理部８２はこのクロック
８２Ｃ の発生に同期して上述の式（１） 及び式（２
） を各信号３０， ８３， ８４の値が満たしている
か否かを判定し、満たしていれば”０” を、満たして
いなければ”１” をステータス数管理出力信号８５と
して出力する。
理部８２が発生するクロックであり、ステータス管理部
８２にステータス書込み完了信号３１またはステータス
読出し完了信号５１のいずれかが入力された場合に発生
される。そして、ステータス管理部８２はこのクロック
８２Ｃ の発生に同期して上述の式（１） 及び式（２
） を各信号３０， ８３， ８４の値が満たしている
か否かを判定し、満たしていれば”０” を、満たして
いなければ”１” をステータス数管理出力信号８５と
して出力する。
【０１９１】ステータス数管理出力信号８５は前述の如
く、バッファメモリのリセット信号９８を生成するため
にＯＲゲート９８Ｏ へ送られる。
く、バッファメモリのリセット信号９８を生成するため
にＯＲゲート９８Ｏ へ送られる。
【０１９２】次に、上述のデータ数カウンタ２１による
バッファメモリの制御について説明する。
バッファメモリの制御について説明する。
【０１９３】図３４はデータ数カウンタ２１及び受信バ
ッファ群２の制御のための構成を示すブロック図である
。
ッファ群２の制御のための構成を示すブロック図である
。
【０１９４】参照符号８６はデータ数管理部であり、デ
ータ数カウンタ２１のカウント値出力信号２４， 受信
バッファ書込み完了信号２５， 受信バッファ読出し完
了信号４６， ２進カウンタである受信バッファＲＤポ
インタ４７の出力信号８７， ２進カウンタである受信
バッファＷＲポインタ２６の出力信号８８が入力される
。そして、データ数管理部８６は、データ数管理出力信
号８９を前述のＯＲゲート９８Ｏ へ出力している。
ータ数カウンタ２１のカウント値出力信号２４， 受信
バッファ書込み完了信号２５， 受信バッファ読出し完
了信号４６， ２進カウンタである受信バッファＲＤポ
インタ４７の出力信号８７， ２進カウンタである受信
バッファＷＲポインタ２６の出力信号８８が入力される
。そして、データ数管理部８６は、データ数管理出力信
号８９を前述のＯＲゲート９８Ｏ へ出力している。
【０１９５】データ数管理部８６は、受信バッファＷＲ
ポインタ２６の出力信号８８の値を”Ｉ” とし、受信
バッファＲＤポインタ４７の出力信号８７の値を”Ｊ”
とし、データ数カウンタ２１のカウント値出力信号２
４の値を”Ｋ” とした場合に、 Ｊ＋Ｋ≦２ であれば、 Ｊ＋Ｋ＝Ｉ であるか否かを判定する。また、 Ｊ＋Ｋ≧３ であれば、 Ｊ＋Ｋ−２＝Ｉ であるか否かを判定する。
ポインタ２６の出力信号８８の値を”Ｉ” とし、受信
バッファＲＤポインタ４７の出力信号８７の値を”Ｊ”
とし、データ数カウンタ２１のカウント値出力信号２
４の値を”Ｋ” とした場合に、 Ｊ＋Ｋ≦２ であれば、 Ｊ＋Ｋ＝Ｉ であるか否かを判定する。また、 Ｊ＋Ｋ≧３ であれば、 Ｊ＋Ｋ−２＝Ｉ であるか否かを判定する。
【０１９６】いずれの場合においても等号が成立すれば
データ数管理出力信号８９として”０”を、不成立であ
れば”１” を出力する。
データ数管理出力信号８９として”０”を、不成立であ
れば”１” を出力する。
【０１９７】なお、本実施例の説明では説明の便宜を図
るため、Ｉ， Ｊの値はいずれも受信バッファＲＤポイ
ンタ４７及び受信バッファＷＲポインタ２６の出力値に
”１” を加算して説明する。
るため、Ｉ， Ｊの値はいずれも受信バッファＲＤポイ
ンタ４７及び受信バッファＷＲポインタ２６の出力値に
”１” を加算して説明する。
【０１９８】以下、データ数管理部８６の動作について
、図３５のタイミングチャートを参照して説明する。
、図３５のタイミングチャートを参照して説明する。
【０１９９】受信バッファ群２へのデータ書込みが完了
する都度、図３５（ａ） に示されている受信バッファ
書込み完了信号２５が出力される。この受信バッファ書
込み完了信号２５が出力された後、図３５（ｃ） に示
されている受信バッファＷＲポインタ２６の出力信号８
８ （＝Ｌ）は”１” 加算される。但し、この受信バ
ッファＷＲポインタ２６の出力信号８８は”２” 以上
の値はとらないため、初期状態から”２” の倍数の受
信バッファ書込み完了信号２５が出力された後に初期状
態の”１” に戻る。
する都度、図３５（ａ） に示されている受信バッファ
書込み完了信号２５が出力される。この受信バッファ書
込み完了信号２５が出力された後、図３５（ｃ） に示
されている受信バッファＷＲポインタ２６の出力信号８
８ （＝Ｌ）は”１” 加算される。但し、この受信バ
ッファＷＲポインタ２６の出力信号８８は”２” 以上
の値はとらないため、初期状態から”２” の倍数の受
信バッファ書込み完了信号２５が出力された後に初期状
態の”１” に戻る。
【０２００】また同様に、受信バッファ群２へのデータ
書込みが完了する都度、図３５（ｂ） に示されている
受信バッファ読出し完了信号４６が出力される。この受
信バッファ読出し完了信号４６が出力された後、図３５
（ｄ） に示されている受信バッファＲＤポインタ４７
の出力信号８７ （＝Ｊ）は”１” 加算される。但し
、この受信バッファＲＤポインタ４７の出力信号８７は
”２” 以上の値はとらないため、初期状態から”２”
の倍数の受信バッファ読出し完了信号４６が出力され
た後に初期状態の”１” に戻る。
書込みが完了する都度、図３５（ｂ） に示されている
受信バッファ読出し完了信号４６が出力される。この受
信バッファ読出し完了信号４６が出力された後、図３５
（ｄ） に示されている受信バッファＲＤポインタ４７
の出力信号８７ （＝Ｊ）は”１” 加算される。但し
、この受信バッファＲＤポインタ４７の出力信号８７は
”２” 以上の値はとらないため、初期状態から”２”
の倍数の受信バッファ読出し完了信号４６が出力され
た後に初期状態の”１” に戻る。
【０２０１】図３５（ｅ） に示されているデータ数カ
ウンタ２１のカウント値出力信号２４ （＝Ｋ）は、上
述の受信バッファ書込み完了信号２５の出力により”１
” 加算され、受信バッファ読出し完了信号４６の出力
により”１” 減算される。 以上の関係から、”Ｋ” であるデータ数カウンタ２１
のカウント値出力信号２４， ”Ｉ”である受信バッ
ファＷＲポインタ２６の出力信号８８， ”Ｊ”であ
る受信バッファＲＤポインタ４７の出力信号８７相互間
には下記の関係式が成立する。 Ｊ＋Ｋ＝Ｉ （Ｊ＋Ｋ≦２） …（３）Ｊ＋Ｋ−２
＝Ｉ （Ｊ＋Ｋ≧２） …（４）
ウンタ２１のカウント値出力信号２４ （＝Ｋ）は、上
述の受信バッファ書込み完了信号２５の出力により”１
” 加算され、受信バッファ読出し完了信号４６の出力
により”１” 減算される。 以上の関係から、”Ｋ” であるデータ数カウンタ２１
のカウント値出力信号２４， ”Ｉ”である受信バッ
ファＷＲポインタ２６の出力信号８８， ”Ｊ”であ
る受信バッファＲＤポインタ４７の出力信号８７相互間
には下記の関係式が成立する。 Ｊ＋Ｋ＝Ｉ （Ｊ＋Ｋ≦２） …（３）Ｊ＋Ｋ−２
＝Ｉ （Ｊ＋Ｋ≧２） …（４）
【０２０２】たと
えば、図３５の時点Ｃにおいて考えると、受信バッファ
書込み完了信号２５が既に１回発生されているため、受
信バッファＷＲポインタ２６の出力信号８８の値”Ｉ”
は”２” になっており、また受信バッファ読出し完了
信号４６が既に１回発生されているため、受信バッファ
ＲＤポインタ４７の出力信号８７の値”Ｊ” は”２”
になっている。
えば、図３５の時点Ｃにおいて考えると、受信バッファ
書込み完了信号２５が既に１回発生されているため、受
信バッファＷＲポインタ２６の出力信号８８の値”Ｉ”
は”２” になっており、また受信バッファ読出し完了
信号４６が既に１回発生されているため、受信バッファ
ＲＤポインタ４７の出力信号８７の値”Ｊ” は”２”
になっている。
【０２０３】また、この時点で、データ数カウンタ２１
のカウント値出力信号２４は１回の加算と１回の減算と
が行われているので、その値”Ｋ” は”０” である
。従って、”Ｉ”， ”Ｊ”， ”Ｋ” はそれぞれ”
１”， ”１”， ”０” となっており、上記式（３
） を満たす。
のカウント値出力信号２４は１回の加算と１回の減算と
が行われているので、その値”Ｋ” は”０” である
。従って、”Ｉ”， ”Ｊ”， ”Ｋ” はそれぞれ”
１”， ”１”， ”０” となっており、上記式（３
） を満たす。
【０２０４】次に、図３５の時点Ｄにおいて考えると、
受信バッファ書込み完了信号２５が既に５回発生されて
いるため、受信バッファＷＲポインタ２６の出力信号８
８の値”Ｉ” は”２” になっており、また受信バッ
ファ読出し完了信号４６が既に３回発生されているため
、受信バッファＲＤポインタ４７の出力信号８７の値”
Ｊ” は”２” になっている。
受信バッファ書込み完了信号２５が既に５回発生されて
いるため、受信バッファＷＲポインタ２６の出力信号８
８の値”Ｉ” は”２” になっており、また受信バッ
ファ読出し完了信号４６が既に３回発生されているため
、受信バッファＲＤポインタ４７の出力信号８７の値”
Ｊ” は”２” になっている。
【０２０５】また、この時点で、データ数カウンタ２１
のカウント値出力信号２４は５回の加算と３回の減算と
が行われているので、その値”Ｋ” は”２” である
。従って、”Ｉ”， ”Ｊ”， ”Ｋ” はそれぞれ”
２”， ”２”， ”２” となっており、上記式（３
） を満たす。
のカウント値出力信号２４は５回の加算と３回の減算と
が行われているので、その値”Ｋ” は”２” である
。従って、”Ｉ”， ”Ｊ”， ”Ｋ” はそれぞれ”
２”， ”２”， ”２” となっており、上記式（３
） を満たす。
【０２０６】データ数管理部８６は上述のような判定を
行うのであるが、より具体的には以下のような動作を行
う。
行うのであるが、より具体的には以下のような動作を行
う。
【０２０７】図３５の参照符号８６Ｃ はデータ数管理
部８６が発生するクロックであり、データ数管理部８６
に受信バッファ書込み完了信号２５または受信バッファ
読出し完了信号４６のいずれかが入力された場合に発生
される。そして、データ数管理部８６はこのクロック８
６Ｃ の発生に同期して上述の式（３） 及び式（４）
を各信号２４， ８７， ８８の値が満たしているか
否かを判定し、満たしていれば”０” を、満たしてい
なければ”１”をデータ数管理出力信号８９として出力
する。
部８６が発生するクロックであり、データ数管理部８６
に受信バッファ書込み完了信号２５または受信バッファ
読出し完了信号４６のいずれかが入力された場合に発生
される。そして、データ数管理部８６はこのクロック８
６Ｃ の発生に同期して上述の式（３） 及び式（４）
を各信号２４， ８７， ８８の値が満たしているか
否かを判定し、満たしていれば”０” を、満たしてい
なければ”１”をデータ数管理出力信号８９として出力
する。
【０２０８】データ数管理出力信号８９は前述の如く、
バッファメモリのリセット信号９８を生成するためにＯ
Ｒゲート９８Ｏ へ送られる。
バッファメモリのリセット信号９８を生成するためにＯ
Ｒゲート９８Ｏ へ送られる。
【０２０９】従って、バッファメモリのリセット信号９
８は、ステータス数管理出力信号８５またはデータ数管
理出力信号８９のいずれかが”１” である場合、即ち
ステータス数カウンタ２２またはデータ数カウンタ２１
のカウント値が正しくない場合、あるいは両者のカウン
ト値が共に正しくない場合にアクティブなレベルである
”１” になってバッファメモリ全体をリセットする。
８は、ステータス数管理出力信号８５またはデータ数管
理出力信号８９のいずれかが”１” である場合、即ち
ステータス数カウンタ２２またはデータ数カウンタ２１
のカウント値が正しくない場合、あるいは両者のカウン
ト値が共に正しくない場合にアクティブなレベルである
”１” になってバッファメモリ全体をリセットする。
【０２１０】次に、上述のような構成のバッファメモリ
をマイクロコンピュータとパラレルバスにて接続した場
合について説明する。
をマイクロコンピュータとパラレルバスにて接続した場
合について説明する。
【０２１１】図３６は本発明の通信装置８とマイクロコ
ンピュータ９１とをパラレルバスにて接続した場合の構
成を示すブロック図である。
ンピュータ９１とをパラレルバスにて接続した場合の構
成を示すブロック図である。
【０２１２】図３６において、参照符号３００ はデー
タバス， ３０１はアドレスバス， ３０２はライ
トストローブ信号， ３０３はリードストローブ信号
， ３１０はバッファメモリブロック９の内のＴＸレ
ジスタ書込み完了レジスタ６４とＲＸレジスタ読出し完
了レジスタ６７以外の領域をそれぞれ示している。
タバス， ３０１はアドレスバス， ３０２はライ
トストローブ信号， ３０３はリードストローブ信号
， ３１０はバッファメモリブロック９の内のＴＸレ
ジスタ書込み完了レジスタ６４とＲＸレジスタ読出し完
了レジスタ６７以外の領域をそれぞれ示している。
【０２１３】図３７はマイクロコンピュータ９１からバ
ッファメモリブロック９へデータを書込む場合のデータ
及び信号の状態を示すタイミングチャートである。
ッファメモリブロック９へデータを書込む場合のデータ
及び信号の状態を示すタイミングチャートである。
【０２１４】データバス３００ にはマイクロコンピュ
ータ９１からバッファメモリブロック９へ図３７（ａ）
に示す如くデータ列”０３”， ”Ｆ２”， ”０１
”， ”ＡＡ”， ”５５”， ”ＦＦ”が出力される
。これらの各データは、図３７（ｂ） に示す如くアド
レスバス３０１ に出力されるアドレス”００”， ”
０１”， ”０２”， ”０３”， ”０４”， ”７
Ｅ”に対応するバッファメモリの領域に図３７（ｄ）
に示されているライトストローブ信号３０２ のタイミ
ングに同期して格納される。
ータ９１からバッファメモリブロック９へ図３７（ａ）
に示す如くデータ列”０３”， ”Ｆ２”， ”０１
”， ”ＡＡ”， ”５５”， ”ＦＦ”が出力される
。これらの各データは、図３７（ｂ） に示す如くアド
レスバス３０１ に出力されるアドレス”００”， ”
０１”， ”０２”， ”０３”， ”０４”， ”７
Ｅ”に対応するバッファメモリの領域に図３７（ｄ）
に示されているライトストローブ信号３０２ のタイミ
ングに同期して格納される。
【０２１５】この例では、アドレスバス３０１ へ出力
されるアドレス”００”， ”０１”， ”０２”，
”０３”， ”０４”がバッファメモリブロック９の内
の参照符号３１０ の領域中の送信バッファ１に割付け
られている。従って、それぞれのアドレス信号に対応す
るデータ”０３”， ”Ｆ２”， ”０１”， ”ＡＡ
”， ”５５”は送信バッファ１の各アドレス領域に格
納される。そして、アドレス”７Ｅ”はＴＸレジスタ書
込み完了レジスタ６４に割付けられているので、アドレ
ス信号”７Ｅ”に対応するデータ”ＦＦ”はＴＸレジス
タ書込み完了レジスタ６４に格納される。
されるアドレス”００”， ”０１”， ”０２”，
”０３”， ”０４”がバッファメモリブロック９の内
の参照符号３１０ の領域中の送信バッファ１に割付け
られている。従って、それぞれのアドレス信号に対応す
るデータ”０３”， ”Ｆ２”， ”０１”， ”ＡＡ
”， ”５５”は送信バッファ１の各アドレス領域に格
納される。そして、アドレス”７Ｅ”はＴＸレジスタ書
込み完了レジスタ６４に割付けられているので、アドレ
ス信号”７Ｅ”に対応するデータ”ＦＦ”はＴＸレジス
タ書込み完了レジスタ６４に格納される。
【０２１６】即ち、送信データ列の各データが送信バッ
ファ１の各領域に格納される際に、その最後に送信デー
タ列の書込みが完了したことを示すデータがＴＸレジス
タ書込み完了レジスタ６４に書込まれることにより、マ
イクロコンピュータ９１からバッファメモリブロック９
への送信データ列の書込み処理が終了する。このアドレ
ス”７Ｅ”へのデータの書込み後のバッファメモリブロ
ック９における動作については前述した通りである。
ファ１の各領域に格納される際に、その最後に送信デー
タ列の書込みが完了したことを示すデータがＴＸレジス
タ書込み完了レジスタ６４に書込まれることにより、マ
イクロコンピュータ９１からバッファメモリブロック９
への送信データ列の書込み処理が終了する。このアドレ
ス”７Ｅ”へのデータの書込み後のバッファメモリブロ
ック９における動作については前述した通りである。
【０２１７】図３８はバッファメモリブロック９に格納
されている受信データ群をマイクロコンピュータ９１へ
読出す場合のデータ及び信号の状態を示すタイミングチ
ャートである。
されている受信データ群をマイクロコンピュータ９１へ
読出す場合のデータ及び信号の状態を示すタイミングチ
ャートである。
【０２１８】データバス３００ にはマイクロコンピュ
ータ９１からバッファメモリブロック９へ図３８（ｂ）
に示す如くアドレスバス３０１ に出力されるアドレ
ス”３０”， ”１０”， ”１１”，”１２”， ”
１３”， ”１４”， ”７Ｆ”が出力される。これら
の各アドレス信号に対応するバッファメモリの領域に格
納されているデータが図３８（ｃ） に示されているリ
ードストローブ信号３０３ のタイミングに同期して、
図３８（ａ） に示す如く”０Ｃ”， ”０３”， ”
Ｆ２”， ”０１”， ”ＡＡ”， ”５５”の順で読
出され、マイクロコンピュータ９１へ読込まれる。この
際、リードストローブ信号３０３ はアドレス信号”５
５”までにのみ対応して出力され、アドレス信号”７Ｆ
”に対応してはライトストローブ信号３０２ が出力さ
れる。同時にマイクロコンピュータ９１はデータバス３
００ へデータ”ＦＦ”を出力するので、このデータ”
ＦＦ”はアドレス”７Ｆ”が割付けられているＲＸレジ
スタ読出し完了レジスタ６７に格納される。
ータ９１からバッファメモリブロック９へ図３８（ｂ）
に示す如くアドレスバス３０１ に出力されるアドレ
ス”３０”， ”１０”， ”１１”，”１２”， ”
１３”， ”１４”， ”７Ｆ”が出力される。これら
の各アドレス信号に対応するバッファメモリの領域に格
納されているデータが図３８（ｃ） に示されているリ
ードストローブ信号３０３ のタイミングに同期して、
図３８（ａ） に示す如く”０Ｃ”， ”０３”， ”
Ｆ２”， ”０１”， ”ＡＡ”， ”５５”の順で読
出され、マイクロコンピュータ９１へ読込まれる。この
際、リードストローブ信号３０３ はアドレス信号”５
５”までにのみ対応して出力され、アドレス信号”７Ｆ
”に対応してはライトストローブ信号３０２ が出力さ
れる。同時にマイクロコンピュータ９１はデータバス３
００ へデータ”ＦＦ”を出力するので、このデータ”
ＦＦ”はアドレス”７Ｆ”が割付けられているＲＸレジ
スタ読出し完了レジスタ６７に格納される。
【０２１９】即ち、受信データ列の各データが受信バッ
ファ群２のいずれかの受信バッファ２ａ， ２ｂの各領
域から読出された後に、受信データ列の読出しが完了し
たことを示すデータがＲＸレジスタ読出し完了レジスタ
６７に書込まれることにより、バッファメモリブロック
９からマイクロコンピュータ９１への受信データ列の読
出し処理が終了する。このアドレス”７Ｆ”へのデータ
の書込み後のバッファメモリブロック９における動作に
ついては前述した通りである。
ファ群２のいずれかの受信バッファ２ａ， ２ｂの各領
域から読出された後に、受信データ列の読出しが完了し
たことを示すデータがＲＸレジスタ読出し完了レジスタ
６７に書込まれることにより、バッファメモリブロック
９からマイクロコンピュータ９１への受信データ列の読
出し処理が終了する。このアドレス”７Ｆ”へのデータ
の書込み後のバッファメモリブロック９における動作に
ついては前述した通りである。
【０２２０】
【発明の効果】以上に詳述した如く、本発明の通信装置
では、送信バッファ又は受信バッファに格納される情報
に対応する種々の情報がそれぞれの元の情報が格納され
ているバッファと相互に関連付けられたレジスタに格納
されるため、それらの情報が同一属性の情報として管理
される。
では、送信バッファ又は受信バッファに格納される情報
に対応する種々の情報がそれぞれの元の情報が格納され
ているバッファと相互に関連付けられたレジスタに格納
されるため、それらの情報が同一属性の情報として管理
される。
【０２２２】また、レジスタ指定手段の異常が検出可能
なので、各レジスタの管理が容易になる。
なので、各レジスタの管理が容易になる。
【０２２３】更に、送信情報の書込みに際して書込まれ
るべきデータが書込まれた後に所定のデータが送信情報
書込み完了レジスタに格納され、また受信情報の読出し
に際して読出されるべきデータが読出された後に所定の
データが受信情報読出し完了レジスタに格納されるので
、送信情報の書込み及び受信情報の読出しが完了したこ
とが簡易な構成にて確実に検出される。
るべきデータが書込まれた後に所定のデータが送信情報
書込み完了レジスタに格納され、また受信情報の読出し
に際して読出されるべきデータが読出された後に所定の
データが受信情報読出し完了レジスタに格納されるので
、送信情報の書込み及び受信情報の読出しが完了したこ
とが簡易な構成にて確実に検出される。
【図１】本発明の通信装置のバッファメモリの構成の概
略を示すブロック図である。
略を示すブロック図である。
【図２】本発明の通信装置のバッファメモリの具体的な
構成を示す模式図である。
構成を示す模式図である。
【図３】本発明の通信装置のバッファメモリの具体的な
構成を示す模式図である。
構成を示す模式図である。
【図４】本発明の通信装置の全体構成を示すブロック図
である。
である。
【図５】本発明の通信装置のバッファメモリの送信バッ
ファ及び受信バッファ群のアドレス構成を示す模式図で
ある。
ファ及び受信バッファ群のアドレス構成を示す模式図で
ある。
【図６】本発明の通信装置のバッファメモリの送信バッ
ファ及び受信バッファ群以外の部分のアドレス構成を示
す模式図である。
ファ及び受信バッファ群以外の部分のアドレス構成を示
す模式図である。
【図７】送信バッファに格納される送信フレームを構成
するデータ及びその配列を示す模式図である。
するデータ及びその配列を示す模式図である。
【図８】受信バッファに格納される受信フレームのデー
タ及びデータ配列を示す模式図である。
タ及びデータ配列を示す模式図である。
【図９】送信バッファ及び受信バッファ群のたのアドレ
ス発生機構の要部の構成を示すブロック図である。
ス発生機構の要部の構成を示すブロック図である。
【図１０】図９のブロック図の各構成要素の出力信号の
状態及び送信バッファへのデータの書込みの状態を示す
タイミングチャートである。
状態及び送信バッファへのデータの書込みの状態を示す
タイミングチャートである。
【図１１】図９のブロック図の各構成要素の出力信号の
状態及び送信バッファへのデータの書込みの手順を示す
フローチャートである。
状態及び送信バッファへのデータの書込みの手順を示す
フローチャートである。
【図１２】本発明の通信装置を ＬＡＮ伝送路に２組接
続して相互間で通信を行う場合の構成を示すブロック図
である。
続して相互間で通信を行う場合の構成を示すブロック図
である。
【図１３】通信データ群が５バイトである受信フレーム
が第１受信バッファに格納された場合の状態を示す模式
図である。
が第１受信バッファに格納された場合の状態を示す模式
図である。
【図１４】本発明の通信装置内におけるアドレス信号及
びデータ信号の入出力の関係を示す模式図である。
びデータ信号の入出力の関係を示す模式図である。
【図１５】バッファメモリに対するデータの入出力の関
係を示す模式図である。
係を示す模式図である。
【図１６】バッファメモリの主として制御信号及びアド
レス信号の入出力の関係を示す模式図である。
レス信号の入出力の関係を示す模式図である。
【図１７】バッファメモリの主として制御信号及びアド
レス信号の入出力の関係を示す模式図である。
レス信号の入出力の関係を示す模式図である。
【図１８】第１制御部の具体的な構成を示すブロック図
である。
である。
【図１９】第２制御部の具体的な構成を示すブロック図
である。
である。
【図２０】本発明の通信装置による通信の際のバッファ
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。
【図２１】本発明の通信装置による通信の際のバッファ
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。
【図２２】本発明の通信装置による通信の際のバッファ
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。
メモリ内におけるデータの流れとバッファメモリ内の各
バッファ及びレジスタに格納されるデータを時系列に沿
って示すタイミングチャートである。
【図２３】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図２４】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図２５】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図２６】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図２７】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図２８】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図２９】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図３０】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図３１】通信時に各データ列が各バッファ及びレジス
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
タに格納された状態及び書込み先，読出し先を示すＷＲ
ポインタ、ＲＤポインタの状態を示す模式図である。
【図３２】ステータス数カウンタ及びステータスレジス
タ群の制御のための構成を示すブロック図である。
タ群の制御のための構成を示すブロック図である。
【図３３】ステータス管理部の動作を説明するタイミン
グチャートである。
グチャートである。
【図３４】データ数カウンタ及び受信バッファ群の制御
のための構成を示すブロック図である。
のための構成を示すブロック図である。
【図３５】データ数管理部の動作を説明するタイミング
チャートである。
チャートである。
【図３６】本発明の通信装置とマイクロコンピュータと
をパラレルバスにて接続した場合の構成を示すブロック
図である。
をパラレルバスにて接続した場合の構成を示すブロック
図である。
【図３７】マイクロコンピュータからバッファメモリブ
ロックへデータを書込む場合のデータ及び信号の状態を
示すタイミングチャートである。
ロックへデータを書込む場合のデータ及び信号の状態を
示すタイミングチャートである。
【図３８】バッファメモリブロックに格納されている受
信データ群をマイクロコンピュータへ読出す場合のデー
タ及び信号の状態を示すタイミングチャートである。
信データ群をマイクロコンピュータへ読出す場合のデー
タ及び信号の状態を示すタイミングチャートである。
１ 送信バッファ
２ａ 第１受信バッファ
２ｂ 第２受信バッファ
２ 受信バッファ群
３ａ 第１ステータスレジスタ
３ｂ 第２ステータスレジスタ
３ｃ 第３ステータスレジスタ
３ｄ 第４ステータスレジスタ
３ ステータスレジスタ群
４ 送信エラーレジスタ
５ａ 第１受信エラーレジスタ
５ｂ 第２受信エラーレジスタ
５ｃ 第３受信エラーレジスタ
５ｄ 受信エラーレジスタ群
６ａ 第１ソースアドレスレジスタ６ｂ
第２ソースアドレスレジスタ６ｃ 第３ソースア
ドレスレジスタ６ｄ ソースアドレスレジスタ群
７ 返信ＲＳＰ レジスタ ８ 通信装置 ９ バッファメモリブロック ２１ データ数カウンタ ２２ ステータス数カウンタ ２６ 受信バッファＷＲポインタ３２ ス
テータスＷＲポインタ ３６ 受信エラーＷＲポインタ ４７ 受信バッファＲＤポインタ５２ ス
テータスＲＤポインタ ５７ 受信エラーＲＤポインタ ６４ ＴＸレジスタ書込み完了レジスタ６７
ＲＸレジスタ読出し完了レジスタ８２ ステ
ータス管理部 ８９ データ数管理部
第２ソースアドレスレジスタ６ｃ 第３ソースア
ドレスレジスタ６ｄ ソースアドレスレジスタ群
７ 返信ＲＳＰ レジスタ ８ 通信装置 ９ バッファメモリブロック ２１ データ数カウンタ ２２ ステータス数カウンタ ２６ 受信バッファＷＲポインタ３２ ス
テータスＷＲポインタ ３６ 受信エラーＷＲポインタ ４７ 受信バッファＲＤポインタ５２ ス
テータスＲＤポインタ ５７ 受信エラーＲＤポインタ ６４ ＴＸレジスタ書込み完了レジスタ６７
ＲＸレジスタ読出し完了レジスタ８２ ステ
ータス管理部 ８９ データ数管理部
Claims (5)
- 【請求項１】 他の通信装置へ送信すべき情報を一旦
格納した後に外部へ送信するために１単位の情報をそれ
ぞれ格納するｎ個の送信バッファにて構成される送信バ
ッファ群と、他の通信装置から受信すべき情報を一旦格
納した後に受信するために１単位の情報をそれぞれ格納
するｍ個の受信バッファにて構成される受信バッファ群
と、送信すべき情報及び受信すべき情報それぞれの状態
に関する情報を格納する少なくともｎ＋ｍ＋１個のステ
ータスレジスタと、送信すべき情報の送信状態に関する
情報を格納する少なくともｎ個の送信エラーレジスタと
、受信すべき情報の受信状態に関する情報を格納する少
なくともｍ＋１個の受信エラーレジスタと、受信すべき
情報それぞれを送信した他の通信装置に関する情報を格
納する少なくともｍ＋１個のソースアドレスレジスタと
、送信すべき情報が送信された場合に、その情報を受信
すべき通信装置から返送される情報を格納する少なくと
もｎ個の返信情報レジスタとを有するバッファメモリを
備えた通信装置において、他の通信装置へ送信すべき情
報が前記送信バッファ群のいずれかの送信バッファに格
納される場合に、使用可能な１個の送信バッファを指定
する送信バッファ指定手段と、他の通信装置から受信す
べき情報が前記受信バッファ群のいずれかの受信バッフ
ァに格納される場合に、使用可能な１個の受信バッファ
を指定する受信バッファ指定手段と、前記送信バッファ
指定手段又は前記受信バッファ指定手段によりいずれか
の送信バッファ又は受信バッファが指定された場合に、
前記少なくともｎ＋ｍ＋１個のステータスレジスタの内
の前記指定された送信バッファ又は受信バッファに予め
対応付けられた１個を指定するステータスレジスタ指定
手段と、前記送信バッファ指定手段によりいずれかの送
信バッファが指定された場合に、前記少なくともｎ個の
送信エラーレジスタの内の前記指定された送信バッファ
に予め対応付けられた１個を指定する送信エラーレジス
タ指定手段と、前記送信バッファ指定手段によりいずれ
かの送信バッファが指定された場合に、前記少なくとも
ｎ個の返信情報レジスタの内の前記指定された送信バッ
ファに予め対応付けられた１個を指定する返信情報レジ
スタ指定手段と、前記受信バッファ指定手段によりいず
れかの受信バッファが指定された場合に、前記少なくと
もｍ＋１個の受信エラーレジスタの内の前記指定された
受信バッファに予め対応付けられた１個を指定する受信
エラーレジスタ指定手段と、前記受信バッファ指定手段
によりいずれかの受信バッファが指定された場合に、前
記少なくともｍ＋１個のソースアドレスレジスタの内の
前記指定された受信バッファに予め対応付けられた１個
を指定するソースアドレスレジスタ指定手段とを備えた
ことを特徴とする通信装置。 - 【請求項２】 請求項１の通信装置において、前記バ
ッファメモリは更に前記送信バッファ群の内の使用され
ているバッファ数を計数する送信情報カウンタと、前記
受信バッファ群の内の使用されているバッファ数を計数
する受信情報カウンタと、前記送信情報カウンタの計数
値と、前記送信バッファ指定手段の指定値とに従って、
前記送信バッファ指定手段の異常を検出する手段と、前
記受信情報カウンタの計数値と、前記受信バッファ指定
手段の指定値とに従って、前記受信バッファ指定手段の
異常を検出する手段と、を備えたことを特徴とする通信
装置。 - 【請求項３】 請求項１の通信装置において、前記バ
ッファメモリは更に前記少なくともｎ＋ｍ＋１個のステ
ータスレジスタの内の使用されているレジスタ数を計数
するステータス数カウンタと、該ステータス数カウンタ
の計数値と前記ステータスレジスタ指定手段の指定値と
に従って、前記ステータスレジスタ指定手段の異常を検
出する手段とを備えたことを特徴とする通信装置。 - 【請求項４】 請求項１の通信装置において、前記バ
ッファメモリは更に前記各送信バッファに割付けられて
いないアドレスが割付けられた送信情報書込み完了レジ
スタと、前記バッファメモリへの送信情報の書込みに際
して、前記送信バッファに割付けられている各アドレス
が出力された後に前記送信情報書込み完了レジスタに割
付けられているアドレスが与えられると共に、送信情報
の末尾に所定の情報が出力されることにより、前記送信
情報書込み完了レジスタに前記所定の情報が格納される
べくなしてあることを特徴とする通信装置。 - 【請求項５】 請求項１の通信装置において、前記バ
ッファメモリは更に前記各受信バッファに割付けられて
いないアドレスが割付けられた受信情報読出し完了レジ
スタとを備え、前記バッファメモリからの受信情報の読
出しに際して、前記受信バッファに割付けられている各
アドレスが出力された後に前記受信情報読出し完了レジ
スタに割付けられているアドレスが与えられると共に、
所定の情報が出力されることにより、前記受信情報読出
し完了レジスタに前記所定の情報が格納されるべくなし
てあることを特徴とする通信装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066637A JP2670912B2 (ja) | 1991-03-29 | 1991-03-29 | 通信装置 |
| DE69232445T DE69232445T2 (de) | 1991-03-29 | 1992-03-27 | Pufferspeichergerät |
| EP96201722A EP0739118B1 (en) | 1991-03-29 | 1992-03-27 | Communication apparatus |
| EP92302756A EP0506481B1 (en) | 1991-03-29 | 1992-03-27 | Communication apparatus |
| DE69232645T DE69232645T2 (de) | 1991-03-29 | 1992-03-27 | Kommunikationsgerät |
| DE69216671T DE69216671T2 (de) | 1991-03-29 | 1992-03-27 | Übertragungsgerät |
| EP96201723A EP0739119B1 (en) | 1991-03-29 | 1992-03-27 | Buffer apparatus |
| US08/495,335 US5768625A (en) | 1991-03-29 | 1995-06-27 | Vehicle based LAN a communication buffer memory having at least one more number of storage areas for receive status and source address than the number of areas for receive data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066637A JP2670912B2 (ja) | 1991-03-29 | 1991-03-29 | 通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313938A true JPH04313938A (ja) | 1992-11-05 |
| JP2670912B2 JP2670912B2 (ja) | 1997-10-29 |
Family
ID=13321615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066637A Expired - Fee Related JP2670912B2 (ja) | 1991-03-29 | 1991-03-29 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670912B2 (ja) |
-
1991
- 1991-03-29 JP JP3066637A patent/JP2670912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2670912B2 (ja) | 1997-10-29 |
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