JPH0216809A - ラッチ付コンパレータ - Google Patents
ラッチ付コンパレータInfo
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- JPH0216809A JPH0216809A JP16752188A JP16752188A JPH0216809A JP H0216809 A JPH0216809 A JP H0216809A JP 16752188 A JP16752188 A JP 16752188A JP 16752188 A JP16752188 A JP 16752188A JP H0216809 A JPH0216809 A JP H0216809A
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- JP
- Japan
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- collector
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- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッヂイ」コンパド−タに関し、特にフラッシ
ュ型のＡ−Ｄコンバータに用いられるラッチ付コンパレ
ータに関する。
ュ型のＡ−Ｄコンバータに用いられるラッチ付コンパレ
ータに関する。
従来、画像処理用又は通信用などに用いられるＡ−Ｄコ
ンバータとしては、高速性という点てフラッシュ型のＡ
−Ｄコンバータがよく用いられている。フラッシュ型の
Ａ−Ｄコンバータは分解能に応じて基準電圧を少しずつ
変えたコンパレータを並列に接続して用いている。この
コンパレータとしてはラッチ付コンパレータが用いられ
ている。
ンバータとしては、高速性という点てフラッシュ型のＡ
−Ｄコンバータがよく用いられている。フラッシュ型の
Ａ−Ｄコンバータは分解能に応じて基準電圧を少しずつ
変えたコンパレータを並列に接続して用いている。この
コンパレータとしてはラッチ付コンパレータが用いられ
ている。
第４図は従来のラッチ付コンパレータの回路図である。
第４図に示すラッチ付コンパレータは、トランジスタＱ
ｌ、Ｑ２と抵抗Ｒ，，、Ｒ，２とからなる差動増幅回路
、トランジスタＱ３．Ｑ４からなるラッチ回路、差動増
幅回路のエミッタに電流を供給するトランジスタＱ５、
ラッチ回路のエミッタに電流を供給するトランジスタＱ
６、トランジスタＱ５．Ｑ６のエミッタに定電流■ｏを
供給する定電流源Ｉ。から構成されている。
ｌ、Ｑ２と抵抗Ｒ，，、Ｒ，２とからなる差動増幅回路
、トランジスタＱ３．Ｑ４からなるラッチ回路、差動増
幅回路のエミッタに電流を供給するトランジスタＱ５、
ラッチ回路のエミッタに電流を供給するトランジスタＱ
６、トランジスタＱ５．Ｑ６のエミッタに定電流■ｏを
供給する定電流源Ｉ。から構成されている。
次に、動作を説明する。
入力電圧ＶＩＮがトランジスタＱ２の ベ − スに与
えられ、又、互いに逆相であるクロック信号Φ、Φがト
ランジスタＱ５及びＱ６のベースに与えられる。このク
ロック信号Φ、ΦのうちΦが論理的に「ＨＩ Ｇ Ｈ」
、ΦかｒＬＯＷＪの状態のとき、ｌ・ランジスタＱ５が
オン、Ｑ６がオフとなる。トランジスタＱ５がオンにな
ると、入力電圧ＶＩＮと基準電圧■ＲＥＦとの電圧差を
トランジスタＱｌ、Ｑ２で構成する差動増幅回路が増幅
し、ａ点とｂ点に電圧差を生じる。
えられ、又、互いに逆相であるクロック信号Φ、Φがト
ランジスタＱ５及びＱ６のベースに与えられる。このク
ロック信号Φ、ΦのうちΦが論理的に「ＨＩ Ｇ Ｈ」
、ΦかｒＬＯＷＪの状態のとき、ｌ・ランジスタＱ５が
オン、Ｑ６がオフとなる。トランジスタＱ５がオンにな
ると、入力電圧ＶＩＮと基準電圧■ＲＥＦとの電圧差を
トランジスタＱｌ、Ｑ２で構成する差動増幅回路が増幅
し、ａ点とｂ点に電圧差を生じる。
次に、クロック信号Φが論理的にｒＨＩ ＧＨＪからｒ
ＬＯＷＪに変化すると同時に、クロック信号ΦがｒＬＯ
ＷＪからｒＨＩＧＨＪに変化すると、トランジスタＱ５
がオフ、Ｑ６がオンとなる７トランジスタＱ６がオンに
なると、トランジスタＱ３．Ｑ４で構成されるラッチ回
路が動作し始め、入力電圧■１Ｎと基準電圧ＶＲＥＦと
の電圧差をトランジスタＱｌ、Ｑ２が増幅し出力したａ
点、ｂ点の電圧差をさらに拡大し、例えば入力電圧ＶＩ
Ｎ＜基準電圧ＶＲＥＦならば、最終的にａ点の電圧をＶ
ＣＣに近い電圧に、ｂ点の電圧をＶＣＣ■ｏＸＲ２の値
になるまで増幅する。
ＬＯＷＪに変化すると同時に、クロック信号ΦがｒＬＯ
ＷＪからｒＨＩＧＨＪに変化すると、トランジスタＱ５
がオフ、Ｑ６がオンとなる７トランジスタＱ６がオンに
なると、トランジスタＱ３．Ｑ４で構成されるラッチ回
路が動作し始め、入力電圧■１Ｎと基準電圧ＶＲＥＦと
の電圧差をトランジスタＱｌ、Ｑ２が増幅し出力したａ
点、ｂ点の電圧差をさらに拡大し、例えば入力電圧ＶＩ
Ｎ＜基準電圧ＶＲＥＦならば、最終的にａ点の電圧をＶ
ＣＣに近い電圧に、ｂ点の電圧をＶＣＣ■ｏＸＲ２の値
になるまで増幅する。
すなわち、正相のクロックΦがｒＨＩＧＨＪのときに、
差動増幅回路において基準電圧ＶＲＥＦと入力電圧ＶＩ
Ｎの２人力を差動増幅し、正相のクロックΦがｒＬＯＷ
Ｊのときに、ラッチ回路が差動増幅回路の出力電圧をと
り出して論理的に判別できる電圧として出力しており、
クロックの各周期ごとに上記の動作が繰返される。
差動増幅回路において基準電圧ＶＲＥＦと入力電圧ＶＩ
Ｎの２人力を差動増幅し、正相のクロックΦがｒＬＯＷ
Ｊのときに、ラッチ回路が差動増幅回路の出力電圧をと
り出して論理的に判別できる電圧として出力しており、
クロックの各周期ごとに上記の動作が繰返される。
なお、コンパレータの出力端子ＯＵＴには、出力端子Ｏ
ＵＴの出力と論理的に反転した出力が得られる。
ＵＴの出力と論理的に反転した出力が得られる。
上述した従来のラッチ付コンパレータは、入力電圧Ｖｒ
Ｎ＆、基準電圧ＶＲＩＲＰがほとんど等しく、クロック
の各周期ごとに入力電圧ＶＩＮと基準電圧ＶＲＥＦとの
大小関係がたえず入換わるような状態となるとき、クロ
ックの各周期ごとに出力がなえず反転してばたつくとい
う問題点がある。
Ｎ＆、基準電圧ＶＲＩＲＰがほとんど等しく、クロック
の各周期ごとに入力電圧ＶＩＮと基準電圧ＶＲＥＦとの
大小関係がたえず入換わるような状態となるとき、クロ
ックの各周期ごとに出力がなえず反転してばたつくとい
う問題点がある。
本発明の目的は、入力電圧■ＩＮと基準電圧ＶＲＥＰが
ほとんど等しく大小関係がたえず入換わるときでも、コ
ンパレータの出力がクロックごとにばたつくことがない
ラッチ付コンパレータを提供することにある。
ほとんど等しく大小関係がたえず入換わるときでも、コ
ンパレータの出力がクロックごとにばたつくことがない
ラッチ付コンパレータを提供することにある。
本発明のラッチ付コンパレータは、それぞれのコレクタ
を抵抗を介して電源に接続し、それぞれのエミッタを共
通に接続し、一方のベースを信号入力端子に接続し、他
方のベースを第１の基準電圧端子に接続した第１及び第
２のトランジスタで差動増幅回路を構成し、前記第１の
トランジスタのコレクタを第３のトランジスタのコレク
タと第４のトランジスタのベースに接続し、前記第２の
トランジスタのコレクタを前記第３のトランジスタのべ
１スと前記第４のトランジスタのコレクタに接続し、・
前記第３及び第４のトランジスタのエミッタを共通に接
続し、前記第１及び第２のトランジスタの共通に接続さ
れたエミッタと前記第３及び第４のトランジスタの共通
に接続されたエミッタとを、エミッタを共通に接続し定
電流源を介して接地した第５及び第６のトランジスタの
コレクタにそれぞれ接続し、前記第５及び第６のトラン
ジスタのベースを正相のクロック信号入力端子及び逆相
のクロック信号入力端子にそれぞれ接続したラッチ付コ
ンパレータにおいて、コレクタか前記第６のトランジス
タのコレクタに接続され、ベースか第２の基準電圧端子
又は前記第５のトランジスタのベースに接続され、エミ
ッタか抵抗を介して前記定電流源に接続された第７のト
ランジスタを有して構成されている。
を抵抗を介して電源に接続し、それぞれのエミッタを共
通に接続し、一方のベースを信号入力端子に接続し、他
方のベースを第１の基準電圧端子に接続した第１及び第
２のトランジスタで差動増幅回路を構成し、前記第１の
トランジスタのコレクタを第３のトランジスタのコレク
タと第４のトランジスタのベースに接続し、前記第２の
トランジスタのコレクタを前記第３のトランジスタのべ
１スと前記第４のトランジスタのコレクタに接続し、・
前記第３及び第４のトランジスタのエミッタを共通に接
続し、前記第１及び第２のトランジスタの共通に接続さ
れたエミッタと前記第３及び第４のトランジスタの共通
に接続されたエミッタとを、エミッタを共通に接続し定
電流源を介して接地した第５及び第６のトランジスタの
コレクタにそれぞれ接続し、前記第５及び第６のトラン
ジスタのベースを正相のクロック信号入力端子及び逆相
のクロック信号入力端子にそれぞれ接続したラッチ付コ
ンパレータにおいて、コレクタか前記第６のトランジス
タのコレクタに接続され、ベースか第２の基準電圧端子
又は前記第５のトランジスタのベースに接続され、エミ
ッタか抵抗を介して前記定電流源に接続された第７のト
ランジスタを有して構成されている。
〔実施例１〕
次に、本発明の第１の実施例について図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すラッチ付コンパレータは、トランジスタＱ
ｌ、Ｑ２と抵抗Ｒ，，，Ｒ２とからなる差動増幅回路、
ｌ・ランジスタＱ３．０４からなるラッチ回路、差動増
幅回路のエミッタに電流を供給するｌ・ランジスタＱ５
、ラッチ回路のエミッタに電流を供給するＩ・ランジス
タＱ６．トランジスタＱ６がオフのときでもラッチ回路
のエミッタに微少電流を供給するトランジスタＱ７．１
〜ランシスタＱ５〜Ｑ７のエミッタに定電流■ｏを供給
する定電流源ＩＣから構成されている。
ｌ、Ｑ２と抵抗Ｒ，，，Ｒ２とからなる差動増幅回路、
ｌ・ランジスタＱ３．０４からなるラッチ回路、差動増
幅回路のエミッタに電流を供給するｌ・ランジスタＱ５
、ラッチ回路のエミッタに電流を供給するＩ・ランジス
タＱ６．トランジスタＱ６がオフのときでもラッチ回路
のエミッタに微少電流を供給するトランジスタＱ７．１
〜ランシスタＱ５〜Ｑ７のエミッタに定電流■ｏを供給
する定電流源ＩＣから構成されている。
次に、動作を説明する。
１−ランジスタＱ１〜Ｑ６と抵抗Ｒ，，，Ｒ２及び定電
流源■。の動作は第４図に示した従来のう・ソチ付コン
パレータのそれと同様である。
流源■。の動作は第４図に示した従来のう・ソチ付コン
パレータのそれと同様である。
従来はクロック信号Φか’ ＨＩ ＧＨＪ 、Φがｒ
Ｌ ＯＷ Ｊであったときに、トランジスタＱ６が完全
にオフの状態てあったために、ラッチ回路を構成してい
るトランジスタＱ３．Ｑ４も完全にオフの状態になって
いたが、本発明では、バイアス電圧■８を与えトランジ
スタＱ７のベースに一定の微少電流を流しコレクタに微
少電流を流しておくことにより、完全にはオフの状態に
はなっていない。
Ｌ ＯＷ Ｊであったときに、トランジスタＱ６が完全
にオフの状態てあったために、ラッチ回路を構成してい
るトランジスタＱ３．Ｑ４も完全にオフの状態になって
いたが、本発明では、バイアス電圧■８を与えトランジ
スタＱ７のベースに一定の微少電流を流しコレクタに微
少電流を流しておくことにより、完全にはオフの状態に
はなっていない。
第３図は第１図及び第２図の実施例のヒステリ゛・シス
特性を示す説明図である。
特性を示す説明図である。
この微少電流を流すことによって、入力電圧ＶＩＮを」
１昇さぜるときと下降させるときとで、入力電圧ＶＩＮ
に対するコンパレータのＯＵＴ端子の出力電圧が第３図
に示ずようにヒステリシス動作を示す。入力電圧ＶＩＮ
が上昇していくときは、入力電圧ＶＩＮか基準電圧ＶＲ
Ｂｐを少し越えた電圧（ＶＲＥＰ＋△Ｖ＋）でコンパレ
ータのＯＵＴ端子の出力電圧の変化（Ｖｃｃ ｌ０Ｘ
Ｒ２の値からほぼＶＣＣに近い値に変化）が生じる。又
、入力電圧ＶＩＮか下降していくときも、基準電圧■Ｉ
Ｆより少し越えた電圧（ＶＲＥＦ−△Ｖｌ＞で出力電圧
の変化（はぼＶ。０に近い値から■。。−１ｏｘＲ２の
値に変化）が生じる。
１昇さぜるときと下降させるときとで、入力電圧ＶＩＮ
に対するコンパレータのＯＵＴ端子の出力電圧が第３図
に示ずようにヒステリシス動作を示す。入力電圧ＶＩＮ
が上昇していくときは、入力電圧ＶＩＮか基準電圧ＶＲ
Ｂｐを少し越えた電圧（ＶＲＥＰ＋△Ｖ＋）でコンパレ
ータのＯＵＴ端子の出力電圧の変化（Ｖｃｃ ｌ０Ｘ
Ｒ２の値からほぼＶＣＣに近い値に変化）が生じる。又
、入力電圧ＶＩＮか下降していくときも、基準電圧■Ｉ
Ｆより少し越えた電圧（ＶＲＥＦ−△Ｖｌ＞で出力電圧
の変化（はぼＶ。０に近い値から■。。−１ｏｘＲ２の
値に変化）が生じる。
さらに詳細に説明する。
まず、入力電圧ＶＩＮが基準電圧Ｖ ＲＥＦより十分低
い場合、トランジスタＱ１はオフ状態となりトランジス
タＱ２はオン状態となる。このため、ａ点はｒ ＨＩ
Ｇ ＨＪに、ｂ点はｒ Ｌ ＯＷ Ｊになっているので
、トランジスタＱ４がオン状態となり、トランジスタＱ
３がオフ状態となる。このためｂ点の電位は、ｔ−ラン
ジスタＱ４のコレクタ電流（１−ランジスタＱ７のコレ
クタ電流■７にほぼ等しい）が抵抗Ｒ２により生じる電
圧降下へＶ１分だけ従来の場合より低下する。
い場合、トランジスタＱ１はオフ状態となりトランジス
タＱ２はオン状態となる。このため、ａ点はｒ ＨＩ
Ｇ ＨＪに、ｂ点はｒ Ｌ ＯＷ Ｊになっているので
、トランジスタＱ４がオン状態となり、トランジスタＱ
３がオフ状態となる。このためｂ点の電位は、ｔ−ラン
ジスタＱ４のコレクタ電流（１−ランジスタＱ７のコレ
クタ電流■７にほぼ等しい）が抵抗Ｒ２により生じる電
圧降下へＶ１分だけ従来の場合より低下する。
ここで、入力電圧ＶＩＮが」−昇していって基準電圧Ｖ
ｒｔＥＦに等しくなった場合を考える。
ｒｔＥＦに等しくなった場合を考える。
この場合、１〜ランシスタＱ１とＱ２には等しい電流（
Ｉ ｎ Ｉ ７ ） ／ ２が流れる。一方、抵抗Ｒ
，２にはトランジスタＱ４のコレクタ電流が流れている
ため、ａ点の電位より１）点の電位が八■１だけ低い。
Ｉ ｎ Ｉ ７ ） ／ ２が流れる。一方、抵抗Ｒ
，２にはトランジスタＱ４のコレクタ電流が流れている
ため、ａ点の電位より１）点の電位が八■１だけ低い。
このため、トランジスタＱ３の電流はトランジスタＱ４
の電流より少なく、これによりａ点よりｂ点の電位が八
■、たけ低く保たれる。
の電流より少なく、これによりａ点よりｂ点の電位が八
■、たけ低く保たれる。
さらに入力電圧ＶＩＮがわずかに上昇してコレクタ電流
によりａ点の電位がさらに低下しｌ）点の電位以下にな
るとき、トランジスタＱ３がオン状態になり、Ｑ４がオ
フ状態になる。従って、ａ点よりｂ点の電位が八■ｌた
け低く保たれている分だけヒステリシスを持つことにな
る。同様に、入力電圧ＶＩＮが下降してくる場合でもヒ
ステリシスを持つことになる。
によりａ点の電位がさらに低下しｌ）点の電位以下にな
るとき、トランジスタＱ３がオン状態になり、Ｑ４がオ
フ状態になる。従って、ａ点よりｂ点の電位が八■ｌた
け低く保たれている分だけヒステリシスを持つことにな
る。同様に、入力電圧ＶＩＮが下降してくる場合でもヒ
ステリシスを持つことになる。
Ｌ記のヒステリシスを持つことにより、入力電圧ＶＩＮ
と基準電圧ＶＲｒ、Ｆがほとんど等しく、りロックの各
周期ごとに入力電圧ＶＩＮと基準電圧■１オとの大小関
係がたえず入換わるような状態であっても、ヒステリシ
スの電圧のずれの分たけコンパレータの出力電圧が変化
するのが遅れ、コンパレータの出力がクロックごとにば
たつくことを防ぐことができる。
と基準電圧ＶＲｒ、Ｆがほとんど等しく、りロックの各
周期ごとに入力電圧ＶＩＮと基準電圧■１オとの大小関
係がたえず入換わるような状態であっても、ヒステリシ
スの電圧のずれの分たけコンパレータの出力電圧が変化
するのが遅れ、コンパレータの出力がクロックごとにば
たつくことを防ぐことができる。
〔実施例２〕
次に、本発明の第２の実施例について図面を参照して説
明する。
明する。
第２図は本発明の第２の実施例の回路図である。
第２図に示すラッチ付コンパレータは、第１の実施例と
同様にトランジスタＱ１．Ｑ２と抵抗Ｒ，，Ｒ２とから
なる差動増幅回路、トランジスタＱ３．Ｑ４からなるラ
ッチ回路、差動増幅回路のエミッタに電流を供給するト
ランジスタＱ５、ラッチ回路のエミッタに電流を供給す
るトランジスタＱ６、トランジスタＱ６かオフのときて
もラッチ回路のエミッタに微少電流を供給する１−ラン
ジスタＱ７、トランジスタＱ５〜Ｑ７の工ミ・ツタに定
電流■。を供給する定電流源■。がら楢成されている。
同様にトランジスタＱ１．Ｑ２と抵抗Ｒ，，Ｒ２とから
なる差動増幅回路、トランジスタＱ３．Ｑ４からなるラ
ッチ回路、差動増幅回路のエミッタに電流を供給するト
ランジスタＱ５、ラッチ回路のエミッタに電流を供給す
るトランジスタＱ６、トランジスタＱ６かオフのときて
もラッチ回路のエミッタに微少電流を供給する１−ラン
ジスタＱ７、トランジスタＱ５〜Ｑ７の工ミ・ツタに定
電流■。を供給する定電流源■。がら楢成されている。
ただし、トランジスタＱ７のベースがクロック信号Φの
入力端子に接続されている点か第１の実施例と異なって
いる。
入力端子に接続されている点か第１の実施例と異なって
いる。
次に、動作を説明する。
第２図に示すラッチ付コンパレータは、■・ランシスタ
Ｑ７のベースをトランジスタＱ５に共通に接続しており
、クロック信号Φがｒ Ｉ−Ｉ Ｉ Ｇ ＨＪ、Φがｒ
Ｌ ＯＷ 」のときに、トランジスタＱ７に微少電流
を流しておくことができ、第１の実施例と同様の効果が
得られる。又第１の実施例のようなバイアス電圧か不要
となる。
Ｑ７のベースをトランジスタＱ５に共通に接続しており
、クロック信号Φがｒ Ｉ−Ｉ Ｉ Ｇ ＨＪ、Φがｒ
Ｌ ＯＷ 」のときに、トランジスタＱ７に微少電流
を流しておくことができ、第１の実施例と同様の効果が
得られる。又第１の実施例のようなバイアス電圧か不要
となる。
トランジスタＱ、の電流を２００ ）ｌＡとし、さらに
トランジスタＱ７に流れる電流をその値の１／１０の２
０μ八とし、トランジスタＱ５とトランジスタＱ７との
ＶＩ４Ｂの差を例えば６０ｍＶとすると、このＶＢＢの
差６ＤｍＶをトランジスタＱ７の電流２０μＡて除して
得られる値か抵抗Ｒ３の値となり、Ｒ３は３にΩとなる
。このように小さな抵抗で微少電流を容易に作ることが
できるという利点を有し、多くのラッチ付コンパレータ
を並列に並べるフラッシュ型Ａ−Ｄコンバータにおいて
は集積回路のペレット面積の増加を最小限にできる。
トランジスタＱ７に流れる電流をその値の１／１０の２
０μ八とし、トランジスタＱ５とトランジスタＱ７との
ＶＩ４Ｂの差を例えば６０ｍＶとすると、このＶＢＢの
差６ＤｍＶをトランジスタＱ７の電流２０μＡて除して
得られる値か抵抗Ｒ３の値となり、Ｒ３は３にΩとなる
。このように小さな抵抗で微少電流を容易に作ることが
できるという利点を有し、多くのラッチ付コンパレータ
を並列に並べるフラッシュ型Ａ−Ｄコンバータにおいて
は集積回路のペレット面積の増加を最小限にできる。
以上説明したように、本発明は、ラッチ付コンパレータ
の動作にヒステリシス特性を持たせることにより、入力
電圧ＶＩＮと基準電圧ＶＲＣＰがほとんど等しいときで
も、コンパレータの出力がクロックごとにばたつくこと
がないという効果を有する。
の動作にヒステリシス特性を持たせることにより、入力
電圧ＶＩＮと基準電圧ＶＲＣＰがほとんど等しいときで
も、コンパレータの出力がクロックごとにばたつくこと
がないという効果を有する。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は第１図及び第２図
の実施例のヒステリシス特性を示す説明図、第４図は従
来のラッチ付コンパレータの回路図である。 Ｑ１〜Ｑ７・・・・・・トランジスタ、Ｒ１−Ｒ３・・
・、・・抵抗、Ｉｃ・・・・・定電流源。
明の第２の実施例の回路図、第３図は第１図及び第２図
の実施例のヒステリシス特性を示す説明図、第４図は従
来のラッチ付コンパレータの回路図である。 Ｑ１〜Ｑ７・・・・・・トランジスタ、Ｒ１−Ｒ３・・
・、・・抵抗、Ｉｃ・・・・・定電流源。
Claims (1)
- それぞれのコレクタを抵抗を介して電源に接続し、それ
ぞれのエミッタを共通に接続し、一方のベースを信号入
力端子に接続し、他方のベースを第１の基準電圧端子に
接続した第１及び第２のトランジスタで差動増幅回路を
構成し、前記第１のトランジスタのコレクタを第３のト
ランジスタのコレクタと第４のトランジスタのベースに
接続し、前記第２のトランジスタのコレクタを前記第３
のトランジスタのベースと前記第４のトランジスタのコ
レクタに接続し、前記第３及び第４のトランジスタのエ
ミッタを共通に接続し、前記第１及び第２のトランジス
タの共通に接続されたエミッタと前記第３及び第４のト
ランジスタの共通に接続されたエミッタとを、エミッタ
を共通に接続し定電流源を介して接地した第５及び第６
のトランジスタのコレクタにそれぞれ接続し、前記第５
及び第６のトランジスタのベースを正相のクロック信号
入力端子及び逆相のクロック信号入力端子にそれぞれ接
続したラッチ付コンパレータにおいて、コレクタが前記
第６のトランジスタのコレクタに接続され、ベースが第
２の基準電圧端子又は前記第５のトランジスタのベース
に接続され、エミッタが抵抗を介して前記定電流源に接
続された第７のトランジスタを有することを特徴とする
ラッチ付コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16752188A JPH0216809A (ja) | 1988-07-04 | 1988-07-04 | ラッチ付コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16752188A JPH0216809A (ja) | 1988-07-04 | 1988-07-04 | ラッチ付コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216809A true JPH0216809A (ja) | 1990-01-19 |
Family
ID=15851236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16752188A Pending JPH0216809A (ja) | 1988-07-04 | 1988-07-04 | ラッチ付コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451952A (en) * | 1992-08-20 | 1995-09-19 | Oki Electric Industry Co., Ltd. | CMOS flash analog-to-digital converter with hysteresis |
-
1988
- 1988-07-04 JP JP16752188A patent/JPH0216809A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451952A (en) * | 1992-08-20 | 1995-09-19 | Oki Electric Industry Co., Ltd. | CMOS flash analog-to-digital converter with hysteresis |
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