JPH02161549A - コンピュータシステムの周辺回路カード用プログラマブルインタフェース - Google Patents
コンピュータシステムの周辺回路カード用プログラマブルインタフェースInfo
- Publication number
- JPH02161549A JPH02161549A JP1186182A JP18618289A JPH02161549A JP H02161549 A JPH02161549 A JP H02161549A JP 1186182 A JP1186182 A JP 1186182A JP 18618289 A JP18618289 A JP 18618289A JP H02161549 A JPH02161549 A JP H02161549A
- Authority
- JP
- Japan
- Prior art keywords
- programmable
- interface
- card
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 133
- 238000004891 communication Methods 0.000 claims abstract description 18
- 239000011159 matrix material Substances 0.000 claims description 22
- 238000012546 transfer Methods 0.000 claims description 14
- 238000003860 storage Methods 0.000 claims description 13
- 230000000295 complement effect Effects 0.000 claims description 7
- 230000002401 inhibitory effect Effects 0.000 claims 6
- 230000004913 activation Effects 0.000 claims 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 230000006870 function Effects 0.000 abstract description 25
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 239000011111 cardboard Substances 0.000 abstract 1
- 238000013461 design Methods 0.000 description 15
- 238000012545 processing Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータシステム、特ニパーソナルコ
ンピュータシステムにおける周辺回路カード用プログラ
マブルインタフェースに関する。さらに詳細には、この
発明は、特別なカード設計のためのコンピュータバスへ
のインタフェースを周辺回路カードの設計者がカスタム
化できるよう特別な目的用のグログラマブル論理デバイ
スを使用するようなインタフェースに関する。
ンピュータシステムにおける周辺回路カード用プログラ
マブルインタフェースに関する。さらに詳細には、この
発明は、特別なカード設計のためのコンピュータバスへ
のインタフェースを周辺回路カードの設計者がカスタム
化できるよう特別な目的用のグログラマブル論理デバイ
スを使用するようなインタフェースに関する。
コンピュータシステム、特にパーソナルコンピュータシ
ステムは、典型的には、（ａ）パーソナルコンピュータ
の場合には、マイクロプロセッサであるが、中央処理装
置と；（ｂ）中央処理装置、メモリデバイスおよび池の
必須回路を含む主回ＦＲ１基板と；（Ｃ）ディスクドラ
イブのような大容量記憶装置および関連の制御回路；（
ｄ）周辺装置との通信用の１つまたはそれ以上のボート
と；および、選択自由に、（ｅ）追加メモリ、グラフィ
クス、通信または記録資源と制御のような各種のオグシ
ョン機能を実行するための１つまたはそれ以上のプリン
ト回路カードとを含む、これらのプリント回路カードを
、これ以後「周辺回路カード」という。
ステムは、典型的には、（ａ）パーソナルコンピュータ
の場合には、マイクロプロセッサであるが、中央処理装
置と；（ｂ）中央処理装置、メモリデバイスおよび池の
必須回路を含む主回ＦＲ１基板と；（Ｃ）ディスクドラ
イブのような大容量記憶装置および関連の制御回路；（
ｄ）周辺装置との通信用の１つまたはそれ以上のボート
と；および、選択自由に、（ｅ）追加メモリ、グラフィ
クス、通信または記録資源と制御のような各種のオグシ
ョン機能を実行するための１つまたはそれ以上のプリン
ト回路カードとを含む、これらのプリント回路カードを
、これ以後「周辺回路カード」という。
この中央処理装置、メモリデバイス、大容量記憶装置、
ボートおよび周辺回路カードは、バスアーキテクチャに
より定義された特別なプロトコルのもとて通信バスを介
して全てお互いに通信を行う、この通信バスは、システ
ムバスと称される。このシステムバスは、典型的には、
アドレス、データ、制御および調停制御回線を含み得る
。１１停制御回線は、中央処理装置以外のデバイスがバ
スの制御を得ることを可能にする。この様にして、バス
マスタと称されるこれらのデバイスは、バスを介してデ
ータ転送の制御を行うことができる。
ボートおよび周辺回路カードは、バスアーキテクチャに
より定義された特別なプロトコルのもとて通信バスを介
して全てお互いに通信を行う、この通信バスは、システ
ムバスと称される。このシステムバスは、典型的には、
アドレス、データ、制御および調停制御回線を含み得る
。１１停制御回線は、中央処理装置以外のデバイスがバ
スの制御を得ることを可能にする。この様にして、バス
マスタと称されるこれらのデバイスは、バスを介してデ
ータ転送の制御を行うことができる。
バス上で適当なアドレスおよび制御信号を主張すること
によって、中央処理装置または他のバスマスタは、１つ
のデバイスまたはカードから所要の別のものへ、例えば
、大容量記憶装置からメインメモリへデータを転送する
ことができる。その様なバス上で、各デバイスは、デー
タ送信元と行き先との唯一の選択を与えるための只−つ
のアドレスを有しなければならない、もし各アドレスが
一つずつでない場合には、−一例えば、２又はそれ以上
のデバイスがデータをバスへまたはバスから同時に転送
しようとする場合には、バスが競合する結果となる。
によって、中央処理装置または他のバスマスタは、１つ
のデバイスまたはカードから所要の別のものへ、例えば
、大容量記憶装置からメインメモリへデータを転送する
ことができる。その様なバス上で、各デバイスは、デー
タ送信元と行き先との唯一の選択を与えるための只−つ
のアドレスを有しなければならない、もし各アドレスが
一つずつでない場合には、−一例えば、２又はそれ以上
のデバイスがデータをバスへまたはバスから同時に転送
しようとする場合には、バスが競合する結果となる。
代表的なバスは、［マイクロ・チャネル（登録商標）ア
ーキテクチャ仕様ノおよびｒｌＢＭ（登録商標）パーソ
ナル・システム／２（登録商標）セミナー議事録」、両
者ともインターナショナル・ビジネス・マシンズ・コー
ポレーションから入手可能であるか、その中に記載され
ている。
ーキテクチャ仕様ノおよびｒｌＢＭ（登録商標）パーソ
ナル・システム／２（登録商標）セミナー議事録」、両
者ともインターナショナル・ビジネス・マシンズ・コー
ポレーションから入手可能であるか、その中に記載され
ている。
前記バスに対するインタフェースのなめに、周辺回路カ
ードは以下のようでなければならない： バスとカード上の集積回路との間で８ １６−．３２−ビットのデータイン タフェースを供給しなければならない。
ードは以下のようでなければならない： バスとカード上の集積回路との間で８ １６−．３２−ビットのデータイン タフェースを供給しなければならない。
これは、代表的には双方向の、トライステータプルなバ
ッファによって実現される。
ッファによって実現される。
２、バスと周辺回路カード上の集積回路との間でアドレ
スインタフェースを供給しなければ゛ならない、これは
、代表的には下位のアドレス線に対するアドレスラッチ
およびカード上の各４！？、積回路に対するチップセレ
クト信号の生成という形式をとる、チップセレクト信号
は、所定のチップが応答するであろうアドレスのブロッ
クを定義する上位のアドレスをデコーディングして得ら
れる。
スインタフェースを供給しなければ゛ならない、これは
、代表的には下位のアドレス線に対するアドレスラッチ
およびカード上の各４！？、積回路に対するチップセレ
クト信号の生成という形式をとる、チップセレクト信号
は、所定のチップが応答するであろうアドレスのブロッ
クを定義する上位のアドレスをデコーディングして得ら
れる。
３、バスからタイミング信号と制ｆ：ｎ信号を受信し、
そしてデータ転送を調整するためにカード上の各種の集
積回路に対する適当な制御信号を生成する制御インタフ
ェースを供給しなければならない、更に、制御インタフ
ェースは、バスとの同期を確実にするために必要なデー
タ転送のハンドシェーク回線を生成する。
そしてデータ転送を調整するためにカード上の各種の集
積回路に対する適当な制御信号を生成する制御インタフ
ェースを供給しなければならない、更に、制御インタフ
ェースは、バスとの同期を確実にするために必要なデー
タ転送のハンドシェーク回線を生成する。
４、選択自由に、中央処理装置により制御されないデー
タ転送のためのバスの使用を要求する調停インタフェー
スを供給しなければならない、この調停インタフェース
は、複数の周辺回路カードが同時にバスの使用を要求し
た場合の調停優先順位の指定された解決法を含む、バス
用に制定されたバス調停プロトコルに従わなければなら
ない。
タ転送のためのバスの使用を要求する調停インタフェー
スを供給しなければならない、この調停インタフェース
は、複数の周辺回路カードが同時にバスの使用を要求し
た場合の調停優先順位の指定された解決法を含む、バス
用に制定されたバス調停プロトコルに従わなければなら
ない。
更に、前記バスと共に使用されるプロトコルにおいては
、システムバスはシステムに電源が入れられた際に、周
辺回路カードを初期設定するなめに使用される。この初
期設定は、各カードに対する唯一の、競合しないアドレ
スの割当と特定カード機能の構成とを含む。
、システムバスはシステムに電源が入れられた際に、周
辺回路カードを初期設定するなめに使用される。この初
期設定は、各カードに対する唯一の、競合しないアドレ
スの割当と特定カード機能の構成とを含む。
これを達成するなめに、このバス用に設計された各周辺
回路カードは、中央処理装置によって読出し可能な１６
ビットのカード識別番号を備えねばならない、このカー
ド識別番号は、特定の周辺カードに対して只１つである
。それは、不揮発性の方法でカード上に記憶されねばな
らない、すなわち、システム電源が切れた場合にも、識
別番号はその後のシステム電源が入れられた際の使用の
ために保持されねばならない、システム電源が投入され
た場合、中央処理装置は各周辺回路カードに対して存在
するカード識別番号を読出す。
回路カードは、中央処理装置によって読出し可能な１６
ビットのカード識別番号を備えねばならない、このカー
ド識別番号は、特定の周辺カードに対して只１つである
。それは、不揮発性の方法でカード上に記憶されねばな
らない、すなわち、システム電源が切れた場合にも、識
別番号はその後のシステム電源が入れられた際の使用の
ために保持されねばならない、システム電源が投入され
た場合、中央処理装置は各周辺回路カードに対して存在
するカード識別番号を読出す。
次に、それは、検出された周辺回路カード識別番号に対
応したシステムディスクドライブ上に記憶された構成フ
ァイルを読出す、この構成ファイルは、それによって周
辺回路カードがアドレスされることができる代替アドレ
スのリストを含む。
応したシステムディスクドライブ上に記憶された構成フ
ァイルを読出す、この構成ファイルは、それによって周
辺回路カードがアドレスされることができる代替アドレ
スのリストを含む。
構成ファイルはまた、各使用可能なアドレス範囲をイネ
ーブルにするために周辺回路カード上の特殊構成レジス
タ内に書込まれるべきデータパターンを指定する。従っ
て、中央処理装置は、構成レジスタ内に適当な値を書込
むことによって、各周辺回路カードが応答するアドレス
を制御することができる。このようにして、中央処理装
置は初期設定の間、各カードに対する適当な、競合しな
いアドレスを選ぶことによって、周辺回路カード間のア
ドレス競合を排除することができる。
ーブルにするために周辺回路カード上の特殊構成レジス
タ内に書込まれるべきデータパターンを指定する。従っ
て、中央処理装置は、構成レジスタ内に適当な値を書込
むことによって、各周辺回路カードが応答するアドレス
を制御することができる。このようにして、中央処理装
置は初期設定の間、各カードに対する適当な、競合しな
いアドレスを選ぶことによって、周辺回路カード間のア
ドレス競合を排除することができる。
構成レジスタはまた、周辺回路カード上の特定機能を制
御するためのソフトウェア制御ボートとして使用される
こともできる。このように、中央処理装置は、特定シス
テムのハードウェア機能を制御し得る。これらのレジス
タ内のビットの２つは、バス仕様中に指定されている。
御するためのソフトウェア制御ボートとして使用される
こともできる。このように、中央処理装置は、特定シス
テムのハードウェア機能を制御し得る。これらのレジス
タ内のビットの２つは、バス仕様中に指定されている。
これらのビットの一方は、周辺回路カードのイネーブル
・ビットとして動作する−一すなわち、このビットに中
央処理装置によって論理“１パが書込まれるまでは、周
辺回路カードは活動停止状態のままである。
・ビットとして動作する−一すなわち、このビットに中
央処理装置によって論理“１パが書込まれるまでは、周
辺回路カードは活動停止状態のままである。
これらのビットの他方は、割込み状態を解除するなめに
論理“０”で中央処理装置によって書込むことができる
ノンマスカブル割込みフラグとして動作する。４つの８
ビット構成レジスタ内の残りのビットは、前記したよう
にアドレス選択用またはカード設計者により必要と考え
られるどの構成機能用にも使用することができる６通常
、所定のカード設計は、全ての残っているレジスタビッ
トの使用を必要としないであろうし、異なるカード設計
は実際上界なるレジスタビットのセットを必要とするで
あろう。
論理“０”で中央処理装置によって書込むことができる
ノンマスカブル割込みフラグとして動作する。４つの８
ビット構成レジスタ内の残りのビットは、前記したよう
にアドレス選択用またはカード設計者により必要と考え
られるどの構成機能用にも使用することができる６通常
、所定のカード設計は、全ての残っているレジスタビッ
トの使用を必要としないであろうし、異なるカード設計
は実際上界なるレジスタビットのセットを必要とするで
あろう。
周辺回路カードが設計され、かつ製造されな場合、対応
するカードおよびチップ上の使用可能なアドレスは、周
辺回路カード上のカスタム化されたインタフェース内の
メモリまたは論理デバイスに直接プログラムすることが
できる０選択された構成レジスタ位置の内容は、次に論
理的にデコード化され、そして種々のアドレス範囲をイ
ネーブルにするなめに使用することができる。
するカードおよびチップ上の使用可能なアドレスは、周
辺回路カード上のカスタム化されたインタフェース内の
メモリまたは論理デバイスに直接プログラムすることが
できる０選択された構成レジスタ位置の内容は、次に論
理的にデコード化され、そして種々のアドレス範囲をイ
ネーブルにするなめに使用することができる。
しかしながら、カード設計が決定されるまで、または製
造量が臨界しきい値に達するまて゛は、アドレス割当お
よび゛チップセレクト・デコーディング機能を実現する
特注されたインタフェースを設計することは、コスト・
イフエクティブではない。
造量が臨界しきい値に達するまて゛は、アドレス割当お
よび゛チップセレクト・デコーディング機能を実現する
特注されたインタフェースを設計することは、コスト・
イフエクティブではない。
特別な周辺回路カード設計に対しては、できれはまた、
ユーザか特注可能なプログラマフルインタフェースを提
供できることが望ましい。
ユーザか特注可能なプログラマフルインタフェースを提
供できることが望ましい。
周辺カード識別、チップセレク）・・アドレスデコード
範囲、チップセレクトのラッチング、チップセレクト／
フィードバック“ＯＲ″イング、アドレス範囲の選択を
使用可能にするレジスタビットパターン、およびレジス
タ／ビン接続が不揮発性方式でプログラマブルであると
いっな機能を形成することもまた望ましい、これらの機
能の不揮発性プログラミングは、周辺回路カード及び対
応するコンピュータシステムから電源が取り除かれたと
きでさえも、プログラマブル・インタフェースが所定の
周辺回路カード設計において要求される特別な特性を保
持することを可能にするであろう。
範囲、チップセレクトのラッチング、チップセレクト／
フィードバック“ＯＲ″イング、アドレス範囲の選択を
使用可能にするレジスタビットパターン、およびレジス
タ／ビン接続が不揮発性方式でプログラマブルであると
いっな機能を形成することもまた望ましい、これらの機
能の不揮発性プログラミングは、周辺回路カード及び対
応するコンピュータシステムから電源が取り除かれたと
きでさえも、プログラマブル・インタフェースが所定の
周辺回路カード設計において要求される特別な特性を保
持することを可能にするであろう。
この発明の一つの目的は、特別な周辺回路カード設計に
対して、ユーザが特注することが可能なプログラマブル
インタフェースを提１共するにある。
対して、ユーザが特注することが可能なプログラマブル
インタフェースを提１共するにある。
また、この発明の目的は、周辺カード識別、チップセレ
クト・アドレスデコード範囲、チップセレクトのラッチ
ング、チップセレクト／フィードバック“ＯＲ”″イン
ク、アドレス範囲の選択を使用可能にするレジスタピッ
トパターン、およびレジスタ／ビン接続が不揮発性方式
でプログラマブルであるような機能を構成することにあ
る。これらの機能の不揮発性プログラミングは、周辺回
路カード及び対応するコンピュータシステムから電源が
取り除かれるときでさえも、プログラマブルインタフェ
ースか所定の周辺回路カード設計において要求される特
別な特性を保持することを可能にする。
クト・アドレスデコード範囲、チップセレクトのラッチ
ング、チップセレクト／フィードバック“ＯＲ”″イン
ク、アドレス範囲の選択を使用可能にするレジスタピッ
トパターン、およびレジスタ／ビン接続が不揮発性方式
でプログラマブルであるような機能を構成することにあ
る。これらの機能の不揮発性プログラミングは、周辺回
路カード及び対応するコンピュータシステムから電源が
取り除かれるときでさえも、プログラマブルインタフェ
ースか所定の周辺回路カード設計において要求される特
別な特性を保持することを可能にする。
本発明によれは、コンピュータシステムにおける通信バ
スとこのコンピュータシステムにおける周辺回路カード
との間で使用されるプログラマブルインタフェースが提
供される。
スとこのコンピュータシステムにおける周辺回路カード
との間で使用されるプログラマブルインタフェースが提
供される。
周辺回路カードは、該周辺回路カードの種々の特性をデ
ータ通信バスを介してコンピュータシステムに指示する
ための構成レジスタを有する。さらに、周辺回路カード
は、少なくともその上に１つのアプリケーション回路チ
ップを有する。構成レジスタ内の特性には、少なくとも
１チツグに対するアドレスを含む。
ータ通信バスを介してコンピュータシステムに指示する
ための構成レジスタを有する。さらに、周辺回路カード
は、少なくともその上に１つのアプリケーション回路チ
ップを有する。構成レジスタ内の特性には、少なくとも
１チツグに対するアドレスを含む。
このプログラマブルインタフェースは、インタフェース
へ通信バスからのアドレス信号を供給するアドレス入力
手段と、少なくとも１つのアプリケーション回路チップ
゛の各々に対する少なくとも１つのアドレス範囲を格納
するプログラマブルマスク手段と、このマスク手段と対
応するコンパレータ手段と、このコンパレータにアドレ
ス信号を印加するための手段と、そしてアドレス信号が
そのマスクと一致したときに少なくとも１つのチップを
イネーブルにするためのイネーブル信号を生成する手段
とを含む、従って、カスタム・インタフェースを使用す
ることなく、周辺回路カードは、少なくとも１つのアプ
リケーション回路チップと１０グラマプルインタフエー
スとを使用してアセンブルされることができる。
へ通信バスからのアドレス信号を供給するアドレス入力
手段と、少なくとも１つのアプリケーション回路チップ
゛の各々に対する少なくとも１つのアドレス範囲を格納
するプログラマブルマスク手段と、このマスク手段と対
応するコンパレータ手段と、このコンパレータにアドレ
ス信号を印加するための手段と、そしてアドレス信号が
そのマスクと一致したときに少なくとも１つのチップを
イネーブルにするためのイネーブル信号を生成する手段
とを含む、従って、カスタム・インタフェースを使用す
ることなく、周辺回路カードは、少なくとも１つのアプ
リケーション回路チップと１０グラマプルインタフエー
スとを使用してアセンブルされることができる。
ここで説明される好適な実施例は、不揮発性のプログラ
マブル素子用の消去可能なプログラマブル読出し専用メ
モリ（ＥＰＲＯＭ）技術を使用する。しかしながら、代
わりの不揮発性プログラマブル技術を用い得ることは明
らかであり、それは本発明の範囲内である。
マブル素子用の消去可能なプログラマブル読出し専用メ
モリ（ＥＰＲＯＭ）技術を使用する。しかしながら、代
わりの不揮発性プログラマブル技術を用い得ることは明
らかであり、それは本発明の範囲内である。
その様な不揮発性プログラマブル回路のプログラミング
は、分離したオフ・ラインのプログラミング装置を使用
して、周辺インタフェースチップが周辺回路カードに挿
入される前に行うことかできる。これは、そのプログラ
マブル素子か従来のＥＰＲＯＭ、ヒユーズまたはアンチ
・ヒユーズメモリあるいは論理チップである場合に行う
ことができる。さらに、プログラミングは、電気的に消
去可能なプログラマブル読出し専用メモリ（ＥＥＰＲＯ
Ｍ＞またはフラッシュＥＰＲＯＭによって可能であるか
ら、指定された論理を用いて周辺回路カード上に生成し
得る。この様にして、周辺回路カード設計者は、特別な
カード設計に対するプログラマブルインタフェースチッ
プを前もって構成することができる。
は、分離したオフ・ラインのプログラミング装置を使用
して、周辺インタフェースチップが周辺回路カードに挿
入される前に行うことかできる。これは、そのプログラ
マブル素子か従来のＥＰＲＯＭ、ヒユーズまたはアンチ
・ヒユーズメモリあるいは論理チップである場合に行う
ことができる。さらに、プログラミングは、電気的に消
去可能なプログラマブル読出し専用メモリ（ＥＥＰＲＯ
Ｍ＞またはフラッシュＥＰＲＯＭによって可能であるか
ら、指定された論理を用いて周辺回路カード上に生成し
得る。この様にして、周辺回路カード設計者は、特別な
カード設計に対するプログラマブルインタフェースチッ
プを前もって構成することができる。
周辺回路カードの識別番号は、システムバスを介してコ
ンピュータシステムにカードタイプを示すためにプログ
ラマブル読出し専用レジスタ内に保持される。システム
ディスク上に格納されたデータと同時に、周辺回路カー
ドの各種特性が、このシステムによって確認することが
できる。さらに、このカードは、他のカード仕様のハー
ドウェア構成の選択の他に、カード上の集積回路のアド
レス応答範囲を制御することに使用できる所定のリード
／ライト構成レジスタを有する。
ンピュータシステムにカードタイプを示すためにプログ
ラマブル読出し専用レジスタ内に保持される。システム
ディスク上に格納されたデータと同時に、周辺回路カー
ドの各種特性が、このシステムによって確認することが
できる。さらに、このカードは、他のカード仕様のハー
ドウェア構成の選択の他に、カード上の集積回路のアド
レス応答範囲を制御することに使用できる所定のリード
／ライト構成レジスタを有する。
また、このプログラマブルインタフェースは、構成レジ
スタピットを汎用の入力／出力ピンと接続することを可
能にするプログラマブル配線手段を含む、このように、
構成レジスタからのどの所望のビットも、周辺回路カー
ド機能の制御のためにインタフェースのビンへ選択的に
取出すことができる。代・わりに、周辺回路カードの論
理は、構成レジスタのデータが読まれたときに、中央処
理装置に状態報告を与えるために入力／出力ピンをドラ
イブすることができる。
スタピットを汎用の入力／出力ピンと接続することを可
能にするプログラマブル配線手段を含む、このように、
構成レジスタからのどの所望のビットも、周辺回路カー
ド機能の制御のためにインタフェースのビンへ選択的に
取出すことができる。代・わりに、周辺回路カードの論
理は、構成レジスタのデータが読まれたときに、中央処
理装置に状態報告を与えるために入力／出力ピンをドラ
イブすることができる。
従って、周辺回路カードは、カスタムインタフェースを
使用せずに、少なくとも１つのアップリケ−９５２回Ｕ
各チップとプログラマブルインタフェースとを使用して
アセンブルされることが可能である。
使用せずに、少なくとも１つのアップリケ−９５２回Ｕ
各チップとプログラマブルインタフェースとを使用して
アセンブルされることが可能である。
本発明の前述した目的および他の目的および利点は、添
付図面と共に以下の詳細な説明により明らかにされる。
付図面と共に以下の詳細な説明により明らかにされる。
尚、同一の構成部分については、同一の参照符号を付し
て説明する。
て説明する。
本発明は、前述したバスに対する総称プログラマブルイ
ンタフェースを提供するものである。このバスを有する
コンピュータシステムにおいて使用する周辺回路カード
の設計者は、周辺回路カードを開発するためにカスタム
インタフェースを作製する必要かない６代わりとして、
周辺回路カードは、設計者によってプログラムされる本
発明に係るインタフェースチップを使用して、設計する
ことができる。−旦、このインタフェースの設計を、残
りの周辺回路カードと一緒に仕上げて、そのときに設計
者は、カスタムインタフェースチップを作製することを
決めることができる。
ンタフェースを提供するものである。このバスを有する
コンピュータシステムにおいて使用する周辺回路カード
の設計者は、周辺回路カードを開発するためにカスタム
インタフェースを作製する必要かない６代わりとして、
周辺回路カードは、設計者によってプログラムされる本
発明に係るインタフェースチップを使用して、設計する
ことができる。−旦、このインタフェースの設計を、残
りの周辺回路カードと一緒に仕上げて、そのときに設計
者は、カスタムインタフェースチップを作製することを
決めることができる。
しかしながら、特に、周辺回路カードが大量に製造され
ることが期待できないならば、例え周辺回路カードが生
産バージョンであっても、本発明に係るプログラマブル
インタフェースを使用することが有利である。
ることが期待できないならば、例え周辺回路カードが生
産バージョンであっても、本発明に係るプログラマブル
インタフェースを使用することが有利である。
第１図乃至第５図は、周辺回路カードと前記バスとの間
のプログラマブルインタフェースを提供する本発明に係
るプログラマブルインタフェース機能の好適な一実施例
を説明する図である。
のプログラマブルインタフェースを提供する本発明に係
るプログラマブルインタフェース機能の好適な一実施例
を説明する図である。
■、プログラマブルインタフェース機 の求団
第１図は、前記バスに対する代表的な周辺回路カードイ
ンタフェースが組込まれなプログラマブルインタフェー
ス・デバイスを示す。
ンタフェースが組込まれなプログラマブルインタフェー
ス・デバイスを示す。
このプログラマブルインタフェース・デバイス１０は、
プライマリ・アドレスと、制御信号と、そしてバスと周
辺回路カード上の集積回路アプリケーションチップとの
間の構成インタフェースとを与える。プログラマブルイ
ンタフェース１０によって制御されるデータトランシー
バ構成要素６０は、周辺回路カード上のアプリケーショ
ン・チップとＤＯ−Ｄ１５バスデータ線４００−４１５
との間のデータ転送路を与える。１．２又は４つのトラ
ンシーバ構成要素６０は、周辺回路カードが、８−．１
６−、ｉたは３２−ビットのバッファ付ボードのデータ
バス４０１を有するかどうかに依存して使用される。追
加調停インタフェース構成要素２０はバス調停プロトコ
ルを実現し、そして周辺回路カードのアプリケーション
回路が選択的バスマスタの制御のもとてデータ転送用バ
スの使用をリクエストすることを可能にする。データ転
送用バスの制御を独立して要求する必要があるこれら周
辺回路カードのために、構成要素２ｏが必要とされる。
プライマリ・アドレスと、制御信号と、そしてバスと周
辺回路カード上の集積回路アプリケーションチップとの
間の構成インタフェースとを与える。プログラマブルイ
ンタフェース１０によって制御されるデータトランシー
バ構成要素６０は、周辺回路カード上のアプリケーショ
ン・チップとＤＯ−Ｄ１５バスデータ線４００−４１５
との間のデータ転送路を与える。１．２又は４つのトラ
ンシーバ構成要素６０は、周辺回路カードが、８−．１
６−、ｉたは３２−ビットのバッファ付ボードのデータ
バス４０１を有するかどうかに依存して使用される。追
加調停インタフェース構成要素２０はバス調停プロトコ
ルを実現し、そして周辺回路カードのアプリケーション
回路が選択的バスマスタの制御のもとてデータ転送用バ
スの使用をリクエストすることを可能にする。データ転
送用バスの制御を独立して要求する必要があるこれら周
辺回路カードのために、構成要素２ｏが必要とされる。
プログラマブルインタフェースｌＯのアドレス、制御お
よび構成機能は、幾つかの異なるタスクを含む、制御信
号５０１，５０３−５０６は、プログラマブルインタフ
ェースｌＯによって周辺回路カードのアプリケーション
チップとデータトランシーバ６０に対する回線５１２−
５１７上に読出し及び書込み制御信号を必要に応じて生
成するようデコードされたり、ラッチされたり、タイミ
ングがとられたりする。
よび構成機能は、幾つかの異なるタスクを含む、制御信
号５０１，５０３−５０６は、プログラマブルインタフ
ェースｌＯによって周辺回路カードのアプリケーション
チップとデータトランシーバ６０に対する回線５１２−
５１７上に読出し及び書込み制御信号を必要に応じて生
成するようデコードされたり、ラッチされたり、タイミ
ングがとられたりする。
プログラマブルインタフェース１０は、前記したように
、バス・アーキテクチャにより定義される１セツトの構
成レジスタ１４０１４５を備える。これらのレジスタは
、８ビットの双方向インタフェース１２を介してバスデ
ータ線４００−４１５にアクセス可能である。６つのレ
ジスタ１４０−１４５の内の２つは、周辺回路カードの
識別番号を格納するために使用される読出し専用のユー
ザ・プログラマブル・バイト１４０−１４１である。
、バス・アーキテクチャにより定義される１セツトの構
成レジスタ１４０１４５を備える。これらのレジスタは
、８ビットの双方向インタフェース１２を介してバスデ
ータ線４００−４１５にアクセス可能である。６つのレ
ジスタ１４０−１４５の内の２つは、周辺回路カードの
識別番号を格納するために使用される読出し専用のユー
ザ・プログラマブル・バイト１４０−１４１である。
好適な実施例では、これらのビットはＥＰＲＯＭ素子か
らなるけれども、ＥＥＰＲＯＭ、ヒユーズ、アンチ・ヒ
ユーズまたは他の不揮発性のプログラマフル素子を使用
でき、この発明の範囲内である。残りの４つのレジスタ
は、バスに対し読出し及び書込み可能であり、そして周
辺回路カード設計者により定義される設計仕様の機能の
他に、各種のアーキテクチャ仕様の周辺回路カード機能
を構成するのに使用される。
らなるけれども、ＥＥＰＲＯＭ、ヒユーズ、アンチ・ヒ
ユーズまたは他の不揮発性のプログラマフル素子を使用
でき、この発明の範囲内である。残りの４つのレジスタ
は、バスに対し読出し及び書込み可能であり、そして周
辺回路カード設計者により定義される設計仕様の機能の
他に、各種のアーキテクチャ仕様の周辺回路カード機能
を構成するのに使用される。
前記しな４つのレジスタ１４２−１４５における３２ビ
ットの中のどの１６ビットでも、双方向の構成レジスタ
ｌ１０（入力／出力）回ｌａ、５２０−５３５の１セツ
トによる周辺回路カードの論理によってアクセスするこ
とができる。特定のレジスタビットは、ユーザ・プログ
ラマブル・クロスポイントマトリクス１００（第２図参
照）を介して構成レジスタのＩ１０ビンに連結される。
ットの中のどの１６ビットでも、双方向の構成レジスタ
ｌ１０（入力／出力）回ｌａ、５２０−５３５の１セツ
トによる周辺回路カードの論理によってアクセスするこ
とができる。特定のレジスタビットは、ユーザ・プログ
ラマブル・クロスポイントマトリクス１００（第２図参
照）を介して構成レジスタのＩ１０ビンに連結される。
クロスポイントマトリクス１００はまた、好適な実施例
ではＥＰＲＯＭ素子を使用してプログラムされる。
ではＥＰＲＯＭ素子を使用してプログラムされる。
その結果として、周辺回路カードの使用のために全ポテ
ンシャル・レジスタ・ビットから取出しているプログラ
マブルな周辺デバイスのビンを浪費するよりもむしろ、
特別な設計用に必要とされるピッｌ〜のみが提供される
必要がある。
ンシャル・レジスタ・ビットから取出しているプログラ
マブルな周辺デバイスのビンを浪費するよりもむしろ、
特別な設計用に必要とされるピッｌ〜のみが提供される
必要がある。
プログラマフルインタフェース１０は、アプリケーショ
ン・チップを選択するために、ユーザ・プログラムによ
るアドレス範囲をデコードすることによって、チップセ
レクト回線５４０−５４７上に信号を生成する。チップ
セレクト回線５４０−５４７は、所望されるときに、す
なわち、四線５０１上にアドレス・ラッチ信号−ＡＤＬ
を印加することによって要求されるときに、ラッチされ
る。チップセレクト回線５４０−５４７は、ＡＯ−Ａ２
３アドレス回線４５０−４７３上の特別なアドレスの入
力組合わせまたはアドレス組合わせ範囲に対する特別な
アプリケーション回路をイネーブルにするなめに使用さ
れる。
ン・チップを選択するために、ユーザ・プログラムによ
るアドレス範囲をデコードすることによって、チップセ
レクト回線５４０−５４７上に信号を生成する。チップ
セレクト回線５４０−５４７は、所望されるときに、す
なわち、四線５０１上にアドレス・ラッチ信号−ＡＤＬ
を印加することによって要求されるときに、ラッチされ
る。チップセレクト回線５４０−５４７は、ＡＯ−Ａ２
３アドレス回線４５０−４７３上の特別なアドレスの入
力組合わせまたはアドレス組合わせ範囲に対する特別な
アプリケーション回路をイネーブルにするなめに使用さ
れる。
好ましくは、ユーザは、各チップセレクト用デバイスの
中に複数の（好適な実施例では、８つまで）代替のアド
レス範囲をプログラムすることができる。特別なアドレ
ス範囲の選択は、インタフェースを構成するバスから構
成レジスタ１４２−１４５に書込まれたユーザ・プログ
ラムによるビットの組合わせを介して達せられる。この
様にして、２つ又はそれ以上の周辺回路カードの間でア
ドレス競合が生じた場合には、このシステムの中央処理
装置は、構成レジスタ１４２−１４５に対して適当な値
を書き込むことにより、代替の競合しないアドレス範囲
を選択することができる。−ＣＤＳＦＤＢＡＫと呼ばれ
る転送応答出力信号は、ユーザが選択できるチップセレ
クトの論理ＮＯＲ従属ブロック１９７の出力として、プ
ログラマブルインタフェース１０により回線５０７上に
生成される。
中に複数の（好適な実施例では、８つまで）代替のアド
レス範囲をプログラムすることができる。特別なアドレ
ス範囲の選択は、インタフェースを構成するバスから構
成レジスタ１４２−１４５に書込まれたユーザ・プログ
ラムによるビットの組合わせを介して達せられる。この
様にして、２つ又はそれ以上の周辺回路カードの間でア
ドレス競合が生じた場合には、このシステムの中央処理
装置は、構成レジスタ１４２−１４５に対して適当な値
を書き込むことにより、代替の競合しないアドレス範囲
を選択することができる。−ＣＤＳＦＤＢＡＫと呼ばれ
る転送応答出力信号は、ユーザが選択できるチップセレ
クトの論理ＮＯＲ従属ブロック１９７の出力として、プ
ログラマブルインタフェース１０により回線５０７上に
生成される。
このプログラマブルインタフェースは、バスプロトコル
に従った指定構成レジスタビットの出力として、周辺カ
ードのイネーブル回線５１８ （−ＢＤＥＮＢＬ）を供
給する。ノンマスカブル割込み回線５５０ （−ＣＨＣ
Ｋ）もまた、指定構成レジスタビットの状態を反映する
バスに供給される。このビットおよび−ＣＨＣＫ回ｆｉ
５５０は、専用プログラマブルインタフェース人力５５
１ （−８ＥＴＣＨＣＫ）を介してエラー条件の検出時
に周辺回路カード論理により起動し得る。
に従った指定構成レジスタビットの出力として、周辺カ
ードのイネーブル回線５１８ （−ＢＤＥＮＢＬ）を供
給する。ノンマスカブル割込み回線５５０ （−ＣＨＣ
Ｋ）もまた、指定構成レジスタビットの状態を反映する
バスに供給される。このビットおよび−ＣＨＣＫ回ｆｉ
５５０は、専用プログラマブルインタフェース人力５５
１ （−８ＥＴＣＨＣＫ）を介してエラー条件の検出時
に周辺回路カード論理により起動し得る。
■１女連々−１の：Ｂ
本発明に係るプログラマブルインタフェース１０の好適
な実施例を、第２図および第３図に示す、第２図は、イ
ンタフェース１ｏのブロック図であり、その中の左側の
信号回線はバスと通信し、右１１μノの信号回線は残り
の周辺回路カードと通信する。大部分は、特に左側に示
される信号回線は、前述した引用文献の中で説明される
バス・アーキテクチャにより必要とされるものである。
な実施例を、第２図および第３図に示す、第２図は、イ
ンタフェース１ｏのブロック図であり、その中の左側の
信号回線はバスと通信し、右１１μノの信号回線は残り
の周辺回路カードと通信する。大部分は、特に左側に示
される信号回線は、前述した引用文献の中で説明される
バス・アーキテクチャにより必要とされるものである。
本発明のために重要な信号回線は、次の通りである。
ＡＯ−Ａ２３アドレス線４５０−４７３は、特別なデー
タメツセージがどのアドレスに向けられているかを示す
、前記引用したバスアーキテクチャでは、アドレスは２
４又は３２ビットのいずれかの長さにできる。アドレス
が３２ビットの長さの場合は、ＭＡＤＢ２４信号回線５
０２はインタフェース１０が適切な処置を取ることがで
きるように休止状態になり、動作しないようにするか、
上位８ビットが全てゼロであるとするか、または、他の
処置を取るかし得る。勿論、アドレスの３２ビット全部
を受取るバスインタフェースを設計することは可能であ
り、本発明の範囲内である。Ｄｏ−Ｄ７データ回線４０
０−４０７は、このシステムのマイクロプロセッサが構
成レジスタの読出しおよび書込みを行うことを可能にす
る。
タメツセージがどのアドレスに向けられているかを示す
、前記引用したバスアーキテクチャでは、アドレスは２
４又は３２ビットのいずれかの長さにできる。アドレス
が３２ビットの長さの場合は、ＭＡＤＢ２４信号回線５
０２はインタフェース１０が適切な処置を取ることがで
きるように休止状態になり、動作しないようにするか、
上位８ビットが全てゼロであるとするか、または、他の
処置を取るかし得る。勿論、アドレスの３２ビット全部
を受取るバスインタフェースを設計することは可能であ
り、本発明の範囲内である。Ｄｏ−Ｄ７データ回線４０
０−４０７は、このシステムのマイクロプロセッサが構
成レジスタの読出しおよび書込みを行うことを可能にす
る。
Ｍ／−ＩＯ信号回線５０３は、宛先アドレスがメモリア
ドレスであるか入／出力アドレスであるかを指示するた
めにＡＯ−Ａ２３アドレス信号に付加される。この情報
は、参照されたバスアーキテクチャに従って必要とされ
るものである。
ドレスであるか入／出力アドレスであるかを指示するた
めにＡＯ−Ａ２３アドレス信号に付加される。この情報
は、参照されたバスアーキテクチャに従って必要とされ
るものである。
インタフェース１０を含む周辺回路ボードとバスとの間
の全体的な通信制御は、ボードバスと送受信制御回路１
１、中でも、ＤＯ−Ｄ７データ回線４００−４０７とプ
ログラマブルインタフェース１０の内部データバスとの
間に接続されるトランシーバ１２を制御する送受信制御
回路１１とにより処理される。
の全体的な通信制御は、ボードバスと送受信制御回路１
１、中でも、ＤＯ−Ｄ７データ回線４００−４０７とプ
ログラマブルインタフェース１０の内部データバスとの
間に接続されるトランシーバ１２を制御する送受信制御
回路１１とにより処理される。
構成レジスタの読出し／書込み制御口Ｒ１３は、構成レ
ジスタ読出し／書込み回ｌ１１３０を介し、電源が投入
されたコンピュータシステムによる周辺回路ボードのセ
ラ１−アップを制御する。
ジスタ読出し／書込み回ｌ１１３０を介し、電源が投入
されたコンピュータシステムによる周辺回路ボードのセ
ラ１−アップを制御する。
前記したように、コンピュータシステムに電源が投入さ
れると、周辺回路カードを識別するために構成レジスタ
１４０，１４１から識別情報を読出ず、各周辺回路カー
ドに固有の２バイトのカード識別番号は、システム処理
装置によりデータバスを介して構成レジスタ１４０，１
．４１から読出ずことかできる。
れると、周辺回路カードを識別するために構成レジスタ
１４０，１４１から識別情報を読出ず、各周辺回路カー
ドに固有の２バイトのカード識別番号は、システム処理
装置によりデータバスを介して構成レジスタ１４０，１
．４１から読出ずことかできる。
このカード識別番号は、システムへの電源が切られた後
も識別番号か次回およびその後の電源投入の一連動作の
ために、ボード上になお格納されているような不揮発性
でなければならない、好適な実施例では、識別情報に対
する不揮発性のレジスタとしてＥＰＲＯＭビットか使用
される。
も識別番号か次回およびその後の電源投入の一連動作の
ために、ボード上になお格納されているような不揮発性
でなければならない、好適な実施例では、識別情報に対
する不揮発性のレジスタとしてＥＰＲＯＭビットか使用
される。
アレイ２０，２０ｉ内のワード線２１０（水平線）とビ
ット線２１１（垂直線）との交点におけるＥＰＲＯＭビ
ット上に、ボード識別情報がプログラムされる。インタ
フェース１０か動作している間、ワード線２１０＜Ｉｌ
ｏと識別のためのワード線）は常に論理゛″１”である
、ワード線２１０（水平線）とビット線２１１の交点に
おいて消去されたＥＰＲＯＭビットは、ビット線が放電
される結果、論理”Ｏ°′となる。ビット線上の論理゛
″０′°は第５図（レジスタ１４０，１４０ａでのビッ
ト０の詳細を示す）におけるセンスアンプ５９０により
増幅され、そしてトライステートバッファ５９１に入力
される０回線５９２上の適当な内部信号か起動されると
、この識別ビット情報（論理“Ｏ”）はデータバスへ転
送される。プログラムされた ＥＰＲＯＭビットは、放電を行わないのでビット線を“
０″にしない、従って、論理゛１”が、センスアンプ５
９０を通ってトライステー１〜バツフア５９１の入力へ
転送され、そして同様の方法でバスに転送される。
ット線２１１（垂直線）との交点におけるＥＰＲＯＭビ
ット上に、ボード識別情報がプログラムされる。インタ
フェース１０か動作している間、ワード線２１０＜Ｉｌ
ｏと識別のためのワード線）は常に論理゛″１”である
、ワード線２１０（水平線）とビット線２１１の交点に
おいて消去されたＥＰＲＯＭビットは、ビット線が放電
される結果、論理”Ｏ°′となる。ビット線上の論理゛
″０′°は第５図（レジスタ１４０，１４０ａでのビッ
ト０の詳細を示す）におけるセンスアンプ５９０により
増幅され、そしてトライステートバッファ５９１に入力
される０回線５９２上の適当な内部信号か起動されると
、この識別ビット情報（論理“Ｏ”）はデータバスへ転
送される。プログラムされた ＥＰＲＯＭビットは、放電を行わないのでビット線を“
０″にしない、従って、論理゛１”が、センスアンプ５
９０を通ってトライステー１〜バツフア５９１の入力へ
転送され、そして同様の方法でバスに転送される。
アレイ２０．２０１において、選択されたＥＰＲＯＭビ
ットをプログラミングすると共に他のＥＰＲＯＭピッ１
〜を消去された状態にしておくことによって、識別番号
は不揮発性ＥＰＲＯＭの中に記憶され、そしてこのビッ
トパターンは適当な読出し信号が起動されたときにデー
タバスを介して読出ずことかできる。
ットをプログラミングすると共に他のＥＰＲＯＭピッ１
〜を消去された状態にしておくことによって、識別番号
は不揮発性ＥＰＲＯＭの中に記憶され、そしてこのビッ
トパターンは適当な読出し信号が起動されたときにデー
タバスを介して読出ずことかできる。
一旦カードか識別されると、このコンピュータシステム
は、カード上の各集積回路素子に対する許容アドレス範
囲を含めて、大写１記憶装置−−通常そのシステムはデ
ィスク駆動機梢であるｍ−からカードに対する構成情報
を内容として持つファイルを検索する。
は、カード上の各集積回路素子に対する許容アドレス範
囲を含めて、大写１記憶装置−−通常そのシステムはデ
ィスク駆動機梢であるｍ−からカードに対する構成情報
を内容として持つファイルを検索する。
（このファイルは、カード製造業者により提供され、カ
ードが取り付けられるときにそのシステムドライブ上に
ロードされる。）このシステムが有する各周辺回路カー
ドに対するシステムと同じでものであり、競合のないア
ドレスの組み合わせを決定し、そして各カード用の各所
望アドレス範囲に対する適当なアドレスポインタを各カ
ード用の構成ファイルから得ると共にそれらのポインタ
を構成レジスタ１４２〜１４５の１つ又はそれ以上に書
込むことによってそれらのアドレスを割当てる。
ードが取り付けられるときにそのシステムドライブ上に
ロードされる。）このシステムが有する各周辺回路カー
ドに対するシステムと同じでものであり、競合のないア
ドレスの組み合わせを決定し、そして各カード用の各所
望アドレス範囲に対する適当なアドレスポインタを各カ
ード用の構成ファイルから得ると共にそれらのポインタ
を構成レジスタ１４２〜１４５の１つ又はそれ以上に書
込むことによってそれらのアドレスを割当てる。
データかコンピュータシステムの通信バス上に転送され
ると、各周辺回路カード上のバスインタフェースは、そ
のデータがそのカードに向けられたものであるかどうか
を決定するために、そのデータに対応するアドレス（Ａ
Ｏ−Ａ２３＞をデコードする。各周辺回路カードは、カ
ード上に幾つかの集積回路素子を備えることかできる。
ると、各周辺回路カード上のバスインタフェースは、そ
のデータがそのカードに向けられたものであるかどうか
を決定するために、そのデータに対応するアドレス（Ａ
Ｏ−Ａ２３＞をデコードする。各周辺回路カードは、カ
ード上に幾つかの集積回路素子を備えることかできる。
システムバス上に転送されるデータはどれでも、通常−
つの特別な集積回路チップ又は特別な一つのカード上の
１群のチップだけに対して常に向けられている。従って
、バスインタフェースーー本発明のインタフェースの好
適な実施例を用いる周辺回路カードの場合においてはイ
ンタフェース１０−一は、アドレスをデコードしてその
周辺回路カード上の１つの集積回路素子又は１群の素子
を起動あるいは使用可能にしなければ成らない。
つの特別な集積回路チップ又は特別な一つのカード上の
１群のチップだけに対して常に向けられている。従って
、バスインタフェースーー本発明のインタフェースの好
適な実施例を用いる周辺回路カードの場合においてはイ
ンタフェース１０−一は、アドレスをデコードしてその
周辺回路カード上の１つの集積回路素子又は１群の素子
を起動あるいは使用可能にしなければ成らない。
特定の周辺回路カードに対して設計された専用バスイン
タフェースにおいては、このチップイネーブル動作また
は「チップセレクト」機能は、専用回路によって実行さ
れる１本発明に係るインタフェース１０では、周辺回路
カード上の第１番目のアプリケーション回路に対するチ
ップセレクト機能は、プログラマブルデコーダ１５とプ
ログラマブルチップセレクト論理１６によって実行され
る。専用インタフェースにおいては、デコーダ及びチッ
プセレクト回路の数は、周辺回路ボード上の集積回路素
子の数と正確に一致するであろう。
タフェースにおいては、このチップイネーブル動作また
は「チップセレクト」機能は、専用回路によって実行さ
れる１本発明に係るインタフェース１０では、周辺回路
カード上の第１番目のアプリケーション回路に対するチ
ップセレクト機能は、プログラマブルデコーダ１５とプ
ログラマブルチップセレクト論理１６によって実行され
る。専用インタフェースにおいては、デコーダ及びチッ
プセレクト回路の数は、周辺回路ボード上の集積回路素
子の数と正確に一致するであろう。
しかしながら、インタフェース１０はプログラマブルイ
ンタフェースの総称であるから、プログラマブルデコー
ダ１５とプログラマブルチップセレクト論理１６は、第
３図に示すように、プログラマブルデコーダ１５〇−１
５６およびプログラマブルチップセレクト回路１６０−
１６６として更に７回繰り遅されて、周辺回路ボード上
に８個までの異なるアドレスを備えた集積回路素子又は
素子のグループが許容され、全部で８回路である。チッ
プセレクト出力は、カード上で並列に接続される２又は
それ以上のチップによって時々共用される。インタフェ
ース１０のこの好適な実施例では、８個まで別個にアド
レスされた集積回路素子を収容することができるけれど
も、実際は、特別な周辺回路カードは僅か１個の集積回
路素子又は素子のグループを有するだけである。インタ
フェース１０はまた、より少ないかまたはより大きい最
大数の集積回路素子を取り扱うように設計可能である。
ンタフェースの総称であるから、プログラマブルデコー
ダ１５とプログラマブルチップセレクト論理１６は、第
３図に示すように、プログラマブルデコーダ１５〇−１
５６およびプログラマブルチップセレクト回路１６０−
１６６として更に７回繰り遅されて、周辺回路ボード上
に８個までの異なるアドレスを備えた集積回路素子又は
素子のグループが許容され、全部で８回路である。チッ
プセレクト出力は、カード上で並列に接続される２又は
それ以上のチップによって時々共用される。インタフェ
ース１０のこの好適な実施例では、８個まで別個にアド
レスされた集積回路素子を収容することができるけれど
も、実際は、特別な周辺回路カードは僅か１個の集積回
路素子又は素子のグループを有するだけである。インタ
フェース１０はまた、より少ないかまたはより大きい最
大数の集積回路素子を取り扱うように設計可能である。
前記したように、周辺回路カード上の１個の集積回路素
子又は素子の１グループに対してプログラムされたプロ
グラマブルチップセレクト論理１６は、その集積回路素
子用に各使用可能なアドレス範囲に対応した８ワードま
で格納する５２ビット×８ワード（４１６ビット）のＣ
ＭＯ８椙成のＥＰＲＯＭアレイ１７を有する。８個のア
ドレス範囲は、周辺回路カード設計者により選択され、
そして前記したようにコンピュータシステムにより使用
される構成ファイルに与えられる。各アドレスは、前記
したように一−ＡＯ−Ａ２３゜Ｍ／−１０，そしてＭＡ
ＤＥ２４の２６ビット幅である。アレイに入力されるア
ドレスが、突合わされる入力アドレスデータに対し「マ
スク」として効果的に使用されるように、アレイ１７は
５２ビット幅である。前に議論したように、そのマスク
の位置に［ドントケア（ｄｏｎ’ｔ ｃａｒｅ） Ｊ表
示を収容するために、１や０なとの２ビットが各アドレ
スビットに対して要求される。
子又は素子の１グループに対してプログラムされたプロ
グラマブルチップセレクト論理１６は、その集積回路素
子用に各使用可能なアドレス範囲に対応した８ワードま
で格納する５２ビット×８ワード（４１６ビット）のＣ
ＭＯ８椙成のＥＰＲＯＭアレイ１７を有する。８個のア
ドレス範囲は、周辺回路カード設計者により選択され、
そして前記したようにコンピュータシステムにより使用
される構成ファイルに与えられる。各アドレスは、前記
したように一−ＡＯ−Ａ２３゜Ｍ／−１０，そしてＭＡ
ＤＥ２４の２６ビット幅である。アレイに入力されるア
ドレスが、突合わされる入力アドレスデータに対し「マ
スク」として効果的に使用されるように、アレイ１７は
５２ビット幅である。前に議論したように、そのマスク
の位置に［ドントケア（ｄｏｎ’ｔ ｃａｒｅ） Ｊ表
示を収容するために、１や０なとの２ビットが各アドレ
スビットに対して要求される。
入力アドレス信号は、コンパレータ１９に供給される各
人力１８０およびその相補人力１８１と共に、１８にお
けるプログラマブルチップセレクト論理１６に入力され
る。入力１８０．１８１の各組は、１９０においてその
一部を示すように、コンパレータ１９への入力として供
給される。コンパレータ１９への池の入力は、以下に述
べるように、センスアンプ１８４，１８５により増幅さ
れるプログラマブルデコーダ１５によって起動されるア
レイ１７のいずれかの行に対するアレイ１７内の対応す
る列を表す記憶「マスク」値である。
人力１８０およびその相補人力１８１と共に、１８にお
けるプログラマブルチップセレクト論理１６に入力され
る。入力１８０．１８１の各組は、１９０においてその
一部を示すように、コンパレータ１９への入力として供
給される。コンパレータ１９への池の入力は、以下に述
べるように、センスアンプ１８４，１８５により増幅さ
れるプログラマブルデコーダ１５によって起動されるア
レイ１７のいずれかの行に対するアレイ１７内の対応す
る列を表す記憶「マスク」値である。
アドレス内の論理１と一致するよう、対応するマスクビ
ット１８２，１８３は、０と１に設定される。論理０と
一致するためには、ビット１８２，１８３は、１とＯに
設定される。「ドントケア」の位置に対しては、ビット
１８２，１８３は両方とも１に設定される。
ット１８２，１８３は、０と１に設定される。論理０と
一致するためには、ビット１８２，１８３は、１とＯに
設定される。「ドントケア」の位置に対しては、ビット
１８２，１８３は両方とも１に設定される。
図示するように、ビット内の不一致−一〇を得ようとす
るところの１またはその逆の場合−一は、トランジスタ
スイッチ１９１を閉じる結果、回線１９２をローにする
。全マスクビット比較は回線１９２に並列に接続されて
いるため、どの１ビットの不一致が生じても回線１９２
をローにする。回ｆｆ１１９２上の信号は、センスアン
プ１９９に入力される。ｎチャネルのＭＯ８素子１９９
ａとｐチャネルのＭＯ３素子１９９ｂとで、センスアン
プ１９９を形成する０回路１９８は、ｎチャネル素子１
９９ａのゲートに対する０■と電源電圧ＶＣＣとの間の
レベルにある電圧ＶＲＩ！ＦＣ１９を生成する電圧バイ
アス回路である。バイアス電圧の結果、センスアンプ１
９９の感度が増加する。センスアンプ１９９の出力は、
ラッチ１９３へ入力され、そして−ＡＤＬ信号５０１の
制御のもとで、前記したように、１９４におけるチップ
セレクト信号として出力される。もし、信号１９４がロ
ーである場合には、その時には、チップセレクト論理１
６に対応するチップが使用可能にされる。
るところの１またはその逆の場合−一は、トランジスタ
スイッチ１９１を閉じる結果、回線１９２をローにする
。全マスクビット比較は回線１９２に並列に接続されて
いるため、どの１ビットの不一致が生じても回線１９２
をローにする。回ｆｆ１１９２上の信号は、センスアン
プ１９９に入力される。ｎチャネルのＭＯ８素子１９９
ａとｐチャネルのＭＯ３素子１９９ｂとで、センスアン
プ１９９を形成する０回路１９８は、ｎチャネル素子１
９９ａのゲートに対する０■と電源電圧ＶＣＣとの間の
レベルにある電圧ＶＲＩ！ＦＣ１９を生成する電圧バイ
アス回路である。バイアス電圧の結果、センスアンプ１
９９の感度が増加する。センスアンプ１９９の出力は、
ラッチ１９３へ入力され、そして−ＡＤＬ信号５０１の
制御のもとで、前記したように、１９４におけるチップ
セレクト信号として出力される。もし、信号１９４がロ
ーである場合には、その時には、チップセレクト論理１
６に対応するチップが使用可能にされる。
そうでない場合には、そのチップは使用可能にされない
、ある場合には、１８でのアドレス入力が変化すると、
回線ＤＯ〜Ｄ７上のデータ転送が完結・しない場合かあ
るため、ラッチ１９３は１８でのアドレス入力が変化し
た後でさえも出力１９４をローに保持する。出力１９４
がラッチされないことが必要ならば、その場合にはＭＵ
Ｘ １９５のプログラマブル素子１９５ａが、ラッチ１
９３をバイパスさせる効果を有する論理” ｔ ”にプ
ログラムされ、それによって出力１９４は瞬時に回線１
９２におけるどんな変化をも反映する。
、ある場合には、１８でのアドレス入力が変化すると、
回線ＤＯ〜Ｄ７上のデータ転送が完結・しない場合かあ
るため、ラッチ１９３は１８でのアドレス入力が変化し
た後でさえも出力１９４をローに保持する。出力１９４
がラッチされないことが必要ならば、その場合にはＭＵ
Ｘ １９５のプログラマブル素子１９５ａが、ラッチ１
９３をバイパスさせる効果を有する論理” ｔ ”にプ
ログラムされ、それによって出力１９４は瞬時に回線１
９２におけるどんな変化をも反映する。
回線１９２はまた、チップセレクト回路１６０−１６６
から同様の出力と共にＮＯＲゲート１９７にも与えられ
る０周辺回路カード上のどの集積回路素子の１つでも使
用可能にされる場合、−ＣＤＳＦＤＢＫ信号５０７とし
てバスに使用し得るこのＮＯＲゲートの出力は、アクテ
ィブ・ローとなる。コンピュータオペレーティングシス
テムは、どのカードが特別なメツセージに対して応答す
るべきかを知っているので、このことか一種のエラー検
出能力を与える。
から同様の出力と共にＮＯＲゲート１９７にも与えられ
る０周辺回路カード上のどの集積回路素子の１つでも使
用可能にされる場合、−ＣＤＳＦＤＢＫ信号５０７とし
てバスに使用し得るこのＮＯＲゲートの出力は、アクテ
ィブ・ローとなる。コンピュータオペレーティングシス
テムは、どのカードが特別なメツセージに対して応答す
るべきかを知っているので、このことか一種のエラー検
出能力を与える。
しかしながら、ある場合には、チップセレン１〜出力５
４０−５４７は、技術的にチップセレクト信号ではない
有用な機能を生成するために使用し得る。その様な場合
には、周辺回路カード設計者は、−ＣＤＳＦＤＢＫ信号
５０７に寄与する特別なチップセレクト出力を必要とし
ない、その場合、ＭＵＸ１９６におけるプログラマブル
素子１９６ａは、対応するＣ Ｓ Ｔ ｘ回線を強制的
に論理“０パにすることによって、回線１９２がＮＯＲ
ゲート１９７に与えられるべきでないということを表す
るために使用可能である０例えば、アプリケーションチ
ップによる周辺回路カード上での使用のためにラッチさ
れたアドレス出力を生成するのに使用し得る０周辺回路
カードが１６とットデータインタフェースを有するバス
マスタへ信号を送るーＣＤＤＳ １６のようなバスへの
フィードバック信号を生成するために、このチップセレ
クトブロックはまた使用し得る。また、他の機能が、適
当な入力回線をデコーディングするユーザプログラマブ
ルな出力として生成し得る。これは、Ａｏ−Ａ２３ア、
ドレス＆１４５０−５７３の幾つかが、周辺回路カード
上のどのアプリケーション回路チップに対してもアドレ
スする必要がない場合であろう、その様な場合、設計者
はそれらの信号線上にある池の情報をエンコードし、そ
してそれらをインタフェース１０によりデコードしたい
かもしれない。チップセレクション以外の機能に対する
周辺回路カード上でその結果が使用され、そして設計者
は−ＣＤＳＦＤＢＫ信号５０７に寄与する出力を必要と
しないであろう、さらに、特別なチップセレクト出力が
−ＣＤＳＦＤＢＫ信号５０７に寄与しないことに関して
は他の理由があるかもしれない。
４０−５４７は、技術的にチップセレクト信号ではない
有用な機能を生成するために使用し得る。その様な場合
には、周辺回路カード設計者は、−ＣＤＳＦＤＢＫ信号
５０７に寄与する特別なチップセレクト出力を必要とし
ない、その場合、ＭＵＸ１９６におけるプログラマブル
素子１９６ａは、対応するＣ Ｓ Ｔ ｘ回線を強制的
に論理“０パにすることによって、回線１９２がＮＯＲ
ゲート１９７に与えられるべきでないということを表す
るために使用可能である０例えば、アプリケーションチ
ップによる周辺回路カード上での使用のためにラッチさ
れたアドレス出力を生成するのに使用し得る０周辺回路
カードが１６とットデータインタフェースを有するバス
マスタへ信号を送るーＣＤＤＳ １６のようなバスへの
フィードバック信号を生成するために、このチップセレ
クトブロックはまた使用し得る。また、他の機能が、適
当な入力回線をデコーディングするユーザプログラマブ
ルな出力として生成し得る。これは、Ａｏ−Ａ２３ア、
ドレス＆１４５０−５７３の幾つかが、周辺回路カード
上のどのアプリケーション回路チップに対してもアドレ
スする必要がない場合であろう、その様な場合、設計者
はそれらの信号線上にある池の情報をエンコードし、そ
してそれらをインタフェース１０によりデコードしたい
かもしれない。チップセレクション以外の機能に対する
周辺回路カード上でその結果が使用され、そして設計者
は−ＣＤＳＦＤＢＫ信号５０７に寄与する出力を必要と
しないであろう、さらに、特別なチップセレクト出力が
−ＣＤＳＦＤＢＫ信号５０７に寄与しないことに関して
は他の理由があるかもしれない。
バス制御論理１１．１３は、特に、バス側に−ＣＤＳＥ
ＴＵＰ入力５０８、−ＡＤＬ人力５０１、−Ｓｏ入力５
０４、−８ｔ入力５０５およびＭ／−１０人力５０３と
、周辺回路カード側に−ＤＥＮ出力５１６、ＤＴ／−Ｒ
出力５１７、− Ｉ ＯＷＲ出力５１５、−ＩＯＲＤ出
力５１４、−ＭＥＭＷＲ出力５１２、−ＲＤＰＯＳ出力
５１０および−ＷＲＰＯ８出力５１１を含む、論理部１
１゜１３は、前記した周辺回路カード制御信号と同じに
、プログラマブルインタフェース１０の内部構成レジス
タに対する読出しおよび書込み信号１３０を生成する。
ＴＵＰ入力５０８、−ＡＤＬ人力５０１、−Ｓｏ入力５
０４、−８ｔ入力５０５およびＭ／−１０人力５０３と
、周辺回路カード側に−ＤＥＮ出力５１６、ＤＴ／−Ｒ
出力５１７、− Ｉ ＯＷＲ出力５１５、−ＩＯＲＤ出
力５１４、−ＭＥＭＷＲ出力５１２、−ＲＤＰＯＳ出力
５１０および−ＷＲＰＯ８出力５１１を含む、論理部１
１゜１３は、前記した周辺回路カード制御信号と同じに
、プログラマブルインタフェース１０の内部構成レジス
タに対する読出しおよび書込み信号１３０を生成する。
ブロック１１．１３は、プロセッサからの１１０読出し
または書込みサイクル（構成セットアツプまたは構成サ
イクルを示す）に接続される使用中の−ＣＤＳＥＴＵＰ
回線５０８か、または使用中の−ＣＤＳＦＤＢＫ回線５
０７に接続される有効なバスサイクル（Ｉ１０読出しま
たは書込み、メモリ読出しまたは書込み）のいずれかに
より（この周辺回路カードに対するバスサイクルを示す
）、「起動」される、既に周辺回路カードは使用可能に
されていると仮定する。そうでない場合には、このブロ
ックの出力は静止したままである。
または書込みサイクル（構成セットアツプまたは構成サ
イクルを示す）に接続される使用中の−ＣＤＳＥＴＵＰ
回線５０８か、または使用中の−ＣＤＳＦＤＢＫ回線５
０７に接続される有効なバスサイクル（Ｉ１０読出しま
たは書込み、メモリ読出しまたは書込み）のいずれかに
より（この周辺回路カードに対するバスサイクルを示す
）、「起動」される、既に周辺回路カードは使用可能に
されていると仮定する。そうでない場合には、このブロ
ックの出力は静止したままである。
ブロック１１．１３は、−ＳＯ信号５０４、−ＳＬ信号
５０５およびＭ／−１０信号５０３の有効な組み合わせ
として、バスサイクルをデコードする。これらの信号に
対するコーディングは次の通りである： Ｍ／−１０−３゜ ｉＡノコヒ【Ｘ 不動作 Ｉ１０書込み Ｉ１０読出し 不動作 不動作 メモリ書込み メモリ読出し 不動作 −ＣＤＳＥＴＵＰ回線５０８と−ＣＤ５ＦＤＢＫ回ｆｆ
１５０７と共に、これらの回線の状態は、サイクルのＵ
枕する間、バスからの−ＡＤＬ信号５０１のリーディン
グ（立下がり）エツジによりラッチされる。−ＣＤＳＥ
ＴＵＰ回線５０８または−ＣＤ５ＦＤＢＫ回線５０７の
いずれかは、これらの動作が発生するよう、−ＡＤＬ回
線５０１が立下がるときにアクティブにされなければな
らない。
５０５およびＭ／−１０信号５０３の有効な組み合わせ
として、バスサイクルをデコードする。これらの信号に
対するコーディングは次の通りである： Ｍ／−１０−３゜ ｉＡノコヒ【Ｘ 不動作 Ｉ１０書込み Ｉ１０読出し 不動作 不動作 メモリ書込み メモリ読出し 不動作 −ＣＤＳＥＴＵＰ回線５０８と−ＣＤ５ＦＤＢＫ回ｆｆ
１５０７と共に、これらの回線の状態は、サイクルのＵ
枕する間、バスからの−ＡＤＬ信号５０１のリーディン
グ（立下がり）エツジによりラッチされる。−ＣＤＳＥ
ＴＵＰ回線５０８または−ＣＤ５ＦＤＢＫ回線５０７の
いずれかは、これらの動作が発生するよう、−ＡＤＬ回
線５０１が立下がるときにアクティブにされなければな
らない。
−ＣＭＤ信号５０６は、コマンドストローブとして動作
し、適当な周辺回路カード制御線の生成のタイミングを
取る。従って、−ＭＥＭＲＤ信号５１２、−ＭＥＭＷＲ
信号５１３、−ＩＯＲＤ信号５１４および”−１０ＷＲ
信号５１５は、−ＣＭＤ信号５０６に近い期間を有する
。ＤＴ／−Ｒ信号５１７は、外部のデータトランシーバ
６０を介してデータフローの方向を制御する。この外部
トランシーバは、データが周辺回路カード上のバスとア
プリケーションチップとの間を流れることを可能にする
。ＤＴ／−Ｒ信号５１７は、−ＡＤＬ回線５０１が立下
がった後の状態を変更し、そしてサイクルの継続する間
ラッチし続ける。
し、適当な周辺回路カード制御線の生成のタイミングを
取る。従って、−ＭＥＭＲＤ信号５１２、−ＭＥＭＷＲ
信号５１３、−ＩＯＲＤ信号５１４および”−１０ＷＲ
信号５１５は、−ＣＭＤ信号５０６に近い期間を有する
。ＤＴ／−Ｒ信号５１７は、外部のデータトランシーバ
６０を介してデータフローの方向を制御する。この外部
トランシーバは、データが周辺回路カード上のバスとア
プリケーションチップとの間を流れることを可能にする
。ＤＴ／−Ｒ信号５１７は、−ＡＤＬ回線５０１が立下
がった後の状態を変更し、そしてサイクルの継続する間
ラッチし続ける。
それは、全ての書込みサイクルに対してローである。
−ＤＥＮ回線５１６は、本質的に−ＣＭＤ回線５０６と
同様の期間に対する有効な読出しサイクルの期間にアク
ティブな−ＤＥＮ回線５１６を使用可能にする外部デー
タトランシーバ６０の出力を制御する。しかしながら、
書込みサイクルに対しては、周辺回路カードに最大デー
タのセットアツプ時間を与えるために、この回線は、−
ＡＤＬ回［５０１が立ち下がった後の短い時間にアクテ
ィブとなる。
同様の期間に対する有効な読出しサイクルの期間にアク
ティブな−ＤＥＮ回線５１６を使用可能にする外部デー
タトランシーバ６０の出力を制御する。しかしながら、
書込みサイクルに対しては、周辺回路カードに最大デー
タのセットアツプ時間を与えるために、この回線は、−
ＡＤＬ回［５０１が立ち下がった後の短い時間にアクテ
ィブとなる。
これは、−ＭＥＭＷＲ回線５１３または−ＩＯＷＲ回線
５１５が休止となった後で休止となる。
５１５が休止となった後で休止となる。
周辺回路カードのセットアツプまたは構成（パワーオン
自己テストに対し時々ＰＯ３Ｔと呼ばれる）は、−ＣＤ
ＳＥＴＵＰがＩ１０読出しまたは書込みサイクルが後に
続く−ＡＤＬ信号５０１（バスからのアドレスラッチ入
力）の立上がりエツジの縁でアクティブである場合にだ
け、発生することができる。
自己テストに対し時々ＰＯ３Ｔと呼ばれる）は、−ＣＤ
ＳＥＴＵＰがＩ１０読出しまたは書込みサイクルが後に
続く−ＡＤＬ信号５０１（バスからのアドレスラッチ入
力）の立上がりエツジの縁でアクティブである場合にだ
け、発生することができる。
−Ａ Ｄ Ｌ 信号５０１の立上がりエツジは、どの型
式のサイクルに対してらアドレスをラッチすることに使
用し得ると共に、セットアツプ期間において正しい構成
レジスタ１４〇−１４５がアクセスされ得るように、Ａ
Ｏ−Ａ２回！！４５０−４５２をラッチするために使用
される。
式のサイクルに対してらアドレスをラッチすることに使
用し得ると共に、セットアツプ期間において正しい構成
レジスタ１４〇−１４５がアクセスされ得るように、Ａ
Ｏ−Ａ２回！！４５０−４５２をラッチするために使用
される。
−ＲＤＰＯ３信号５１０と−ＷＲＰＯ３信号５１１は、
任意の外部構成レジスタ機能を制御するなめに使用され
る。これらは、−ＣＤＳＥＴＵＰ信号５０８がアクティ
ブである間、どの構成レジスタの読出し及び書込み動作
に対しても有効である。これらの信号に対するタイミン
グは、−ＩＯＷＲ信号５１５と−１０ＲＤ信号５１４の
タイミングにほぼ等しい。
任意の外部構成レジスタ機能を制御するなめに使用され
る。これらは、−ＣＤＳＥＴＵＰ信号５０８がアクティ
ブである間、どの構成レジスタの読出し及び書込み動作
に対しても有効である。これらの信号に対するタイミン
グは、−ＩＯＷＲ信号５１５と−１０ＲＤ信号５１４の
タイミングにほぼ等しい。
ＣＨＲＥＳＥＴ信号５０９が何時でもアクティブになる
場合には、進行中のどのバスサイクルでも即座に停止さ
れ、プログラマブルインタフェースチップ１０のＤｏ−
Ｄ７出力４００−４０７をトライステートにする。同様
に、周辺回路カード制御線５１０−５１８および全ての
チップセレクトラッチは、直ちに停止状態となる。
場合には、進行中のどのバスサイクルでも即座に停止さ
れ、プログラマブルインタフェースチップ１０のＤｏ−
Ｄ７出力４００−４０７をトライステートにする。同様
に、周辺回路カード制御線５１０−５１８および全ての
チップセレクトラッチは、直ちに停止状態となる。
構成レジスタ１４０−１４５内に格納された構成ファイ
ルの情報は、プログラマブルインタフェースチップ１０
上のＤｏ−Ｄ７ビン４００−４０７に対応した専用１〜
ランシーバ１２を介してアクセス可能である。−ＣＭＤ
回線５０６がローである間、データは選択された構成レ
ジスタに転送される（書込み動作期間）、−ＣＭＤ信号
５０６の立上がりエツジで、レジスタ１４２−１４５内
への入力データをラッチする。−、ＣＭＤ回線５０６が
ローである間、データは構成レジスタ１４０−１４５か
ら読出され、そして−〇ＭＤ信号５０６のリーディング
（立下がり）エツジから下の指定された期間内にＤＯ−
Ｄ７ピン４００−４０７において有効となる。
ルの情報は、プログラマブルインタフェースチップ１０
上のＤｏ−Ｄ７ビン４００−４０７に対応した専用１〜
ランシーバ１２を介してアクセス可能である。−ＣＭＤ
回線５０６がローである間、データは選択された構成レ
ジスタに転送される（書込み動作期間）、−ＣＭＤ信号
５０６の立上がりエツジで、レジスタ１４２−１４５内
への入力データをラッチする。−、ＣＭＤ回線５０６が
ローである間、データは構成レジスタ１４０−１４５か
ら読出され、そして−〇ＭＤ信号５０６のリーディング
（立下がり）エツジから下の指定された期間内にＤＯ−
Ｄ７ピン４００−４０７において有効となる。
要求される構成レジスタ１４０−１４５は、前記したバ
ス用に設計された全ての周辺回路カードに対して、Ｉ１
０アドレス０１００Ｈ−０１０５Ｈのブロック内にある
。全てのレジスタは、バイト幅である０位１ｆｆｉＯ１
００Ｈおよび０ＩＯＩＨは、周辺回路カードの識別番号
であり、読出し専用不揮発性ＥＰＲＯＭの位置である。
ス用に設計された全ての周辺回路カードに対して、Ｉ１
０アドレス０１００Ｈ−０１０５Ｈのブロック内にある
。全てのレジスタは、バイト幅である０位１ｆｆｉＯ１
００Ｈおよび０ＩＯＩＨは、周辺回路カードの識別番号
であり、読出し専用不揮発性ＥＰＲＯＭの位置である。
構成レジスタ１４２−１４５は、３ビットの位置を除い
ては、ユーザ定義である。
ては、ユーザ定義である。
１４２ａにおける構成レジスタ１４２のビットＯは、前
記したバス用に設計された全ての周辺回路カードに対す
るカードイネーブルビットとして使用される。このビッ
トは、ＣＨＲＲＥＳＥＴ信号５０９によって、または−
ＣＤＳＥＴＵＰ信号５０８のサイクル期間にこのビット
に対しプロセッサが論理“０″を書込むことによってリ
セットされる。
記したバス用に設計された全ての周辺回路カードに対す
るカードイネーブルビットとして使用される。このビッ
トは、ＣＨＲＲＥＳＥＴ信号５０９によって、または−
ＣＤＳＥＴＵＰ信号５０８のサイクル期間にこのビット
に対しプロセッサが論理“０″を書込むことによってリ
セットされる。
−ＣＤＳＥＴＵＰ信号５０８が論理゛０′″であるとき
には、プログラマブルインタフェースチップ１０（およ
び周辺回路カード）は、どの通常のバスサイクルに対し
てら応答しない、セットアツプの読出し及び書込みだけ
か許ｃ し６ 、 ＣＤ Ｓ Ｅ Ｔ Ｕ Ｐ ｍ号
５０８がプロセッサにより論理“・１゛°にセラ１−さ
れるときには、通常のバスサイクルが使用可能である。
には、プログラマブルインタフェースチップ１０（およ
び周辺回路カード）は、どの通常のバスサイクルに対し
てら応答しない、セットアツプの読出し及び書込みだけ
か許ｃ し６ 、 ＣＤ Ｓ Ｅ Ｔ Ｕ Ｐ ｍ号
５０８がプロセッサにより論理“・１゛°にセラ１−さ
れるときには、通常のバスサイクルが使用可能である。
このビットは、アドレス０１０２Ｈ（レジスタ１４２）
に対する通常のＩ１０書込み動作によっては書込まれな
い０周辺回路カード側の−ＢＤＥＮＢＬ信号５１８は、
周辺回路カードの使用に対するこのビットの状態を反映
する。
に対する通常のＩ１０書込み動作によっては書込まれな
い０周辺回路カード側の−ＢＤＥＮＢＬ信号５１８は、
周辺回路カードの使用に対するこのビットの状態を反映
する。
構成レジスタ１４５のビット７は、チャネルチエツクフ
ラグとして使用される９周辺回路カードは、全てのカー
ドに対してワイヤードＯＲ配線されている一〇ＨＣＫ
（チャネルチエツク）回線５５０を起動することによっ
て、プロセッサに対してノンマスカブル割込み（ＮＭＩ
）を報告する。プログラマブルインタフェースチップ上
で、−Ｓ Ｅ Ｔ” ＣＨＫ入力５５１におけるアクテ
ィブ・ローのパルスは、オープンドレインに接続された
ビット７、バス上の２４ｍＡ−ＣＨＣＫ出力５５０を論
理ＩＩ ＯＩＩにリセットする。ビット７は、ＣＨＲＥ
ＳＥＴ信号５０９またはレジスタ１４５のビット７の位
置に論理“１′°を書込むことによってセットされる。
ラグとして使用される９周辺回路カードは、全てのカー
ドに対してワイヤードＯＲ配線されている一〇ＨＣＫ
（チャネルチエツク）回線５５０を起動することによっ
て、プロセッサに対してノンマスカブル割込み（ＮＭＩ
）を報告する。プログラマブルインタフェースチップ上
で、−Ｓ Ｅ Ｔ” ＣＨＫ入力５５１におけるアクテ
ィブ・ローのパルスは、オープンドレインに接続された
ビット７、バス上の２４ｍＡ−ＣＨＣＫ出力５５０を論
理ＩＩ ＯＩＩにリセットする。ビット７は、ＣＨＲＥ
ＳＥＴ信号５０９またはレジスタ１４５のビット７の位
置に論理“１′°を書込むことによってセットされる。
また、ビット７は、レジスタ１４５のビット７の位置に
論理“０′°のデータを書込むことによってリセットさ
れる。
論理“０′°のデータを書込むことによってリセットさ
れる。
レジスタ１４５のビット６は、チャネルチエツク例外状
態が任意の構成レジスタ（図示されない）内に与えられ
ているかどうかを示す、もし使用されるならば、これら
のレジスタは、典型的には、外部のＴＴＬレジスタ（例
えば、７４ＬＳ３７４）のような素子で実現されるであ
ろう、チャネルチエツク例外状態が使用可能である場合
には、論理“０′″がこの位置に見出だされる。チャネ
ルチエツク例外状態が与えられていない場合には、そこ
には論理゛１′″が見出たされる。このビットがプログ
ラマブルインタフェースチップ１０上で、この目的のた
めに使用される場合、周辺回路カード側のプログラマブ
ルＰＯ３ｌ１０ビン５２０−５３５の１つは、強制的に
適当な値にするために使用し得る。
態が任意の構成レジスタ（図示されない）内に与えられ
ているかどうかを示す、もし使用されるならば、これら
のレジスタは、典型的には、外部のＴＴＬレジスタ（例
えば、７４ＬＳ３７４）のような素子で実現されるであ
ろう、チャネルチエツク例外状態が使用可能である場合
には、論理“０′″がこの位置に見出だされる。チャネ
ルチエツク例外状態が与えられていない場合には、そこ
には論理゛１′″が見出たされる。このビットがプログ
ラマブルインタフェースチップ１０上で、この目的のた
めに使用される場合、周辺回路カード側のプログラマブ
ルＰＯ３ｌ１０ビン５２０−５３５の１つは、強制的に
適当な値にするために使用し得る。
残りの全てのビットは、ユーザ定義可能である。これら
のビットは、周辺回路カード上のアドレス再マツピング
制御または汎用入力又は出力ボート機能（ソフトウェア
の［ジャンパ」または状態ビット）用に使用し得る。
のビットは、周辺回路カード上のアドレス再マツピング
制御または汎用入力又は出力ボート機能（ソフトウェア
の［ジャンパ」または状態ビット）用に使用し得る。
各ＰＯＳｌ１０ビン５２０−５３５は、入力又は出力と
して独立にプログラマブルであり、との構成レジスター
４２−１４５のどのビットに対しても割当てられ得る。
して独立にプログラマブルであり、との構成レジスター
４２−１４５のどのビットに対しても割当てられ得る。
再マツピング機能を、以下に説明する。
前記したように、プログラマブルインタフェース１０に
おけるチップセレクト論理１６゜１６０−１６６は、８
個までのユーザプログラマブルチップセレクト出力５４
０−５４７を供給する。各チップセレクト出力（−ＣＳ
Ｏ−７）は、アクティブである８個までの事前プログラ
ムされたアドレス範囲に亘っている。これらのチップセ
レクトのグラニュラリティ（ｏｒａｎｕｌａｒｉｔｙ）
は、物理的に使用可能な２４ビットのアドレス範囲の１
つの位置から全体の１６メカバイトまでの範囲を取り得
る。
おけるチップセレクト論理１６゜１６０−１６６は、８
個までのユーザプログラマブルチップセレクト出力５４
０−５４７を供給する。各チップセレクト出力（−ＣＳ
Ｏ−７）は、アクティブである８個までの事前プログラ
ムされたアドレス範囲に亘っている。これらのチップセ
レクトのグラニュラリティ（ｏｒａｎｕｌａｒｉｔｙ）
は、物理的に使用可能な２４ビットのアドレス範囲の１
つの位置から全体の１６メカバイトまでの範囲を取り得
る。
各チップセレクト出力は、メモリ又はＩ１０マツピング
のいずれかに対して定義されることが可能である。２４
本のＡＯ−Ａ２３バスアドレス線４５０−４７３、ＭＡ
ＤＢ２４信号５０２、およびＭ／−ＩＯ入力５０３の全
てが、プログラマブル論理アレイに入る。
のいずれかに対して定義されることが可能である。２４
本のＡＯ−Ａ２３バスアドレス線４５０−４７３、ＭＡ
ＤＢ２４信号５０２、およびＭ／−ＩＯ入力５０３の全
てが、プログラマブル論理アレイに入る。
プログラマブルチップセレクトアレイへの追加入力は、
必要とされる場合には、チップセレクト機能のためにイ
ネーブルとして動作するように供給し得る。典型的には
、この入力は、３２ピッ１−のアドレス指定を含む場合
には、チップセレクトを適格にするためにＭＡＤＥ２４
バス信号５０２に接続される。
必要とされる場合には、チップセレクト機能のためにイ
ネーブルとして動作するように供給し得る。典型的には
、この入力は、３２ピッ１−のアドレス指定を含む場合
には、チップセレクトを適格にするためにＭＡＤＥ２４
バス信号５０２に接続される。
通常、チップセレクト出力５４０−５４７は、どの方法
でもラッチされず、そしてバス上の有効アドレス／Ｍ／
−ＩＯ組合わせの継続する間にだけ有効である。自由に
、チップセレクト出力は、−ＡＤＬ信号５０１を使用し
てユーザプログラマブルなフロースルーラッチによって
ラッチし得る。これは、個々のチップセレクトに基づい
て行うことができる。
でもラッチされず、そしてバス上の有効アドレス／Ｍ／
−ＩＯ組合わせの継続する間にだけ有効である。自由に
、チップセレクト出力は、−ＡＤＬ信号５０１を使用し
てユーザプログラマブルなフロースルーラッチによって
ラッチし得る。これは、個々のチップセレクトに基づい
て行うことができる。
この結果、影響されるチップセレクト出力５４０−５４
７は、−Ａ Ｄ ｔ、 （２号５０１がアクティブ・ロ
ー（−ＡＤＬ信号５０１が立下がる前は、ＡＯ−Ａ２３
アドレス回線４５〇−４７３およびＭ／−１０人力５０
３は十分安定である）になった後の短時間にアクティブ
となる。それからこの出力は−ＡＤＬ信号５０１の立上
がりエツジでラッチされ、そして次のバスサイクルまで
（−ＡＤＬ信号５０１は再びローになる）アクティブの
ままである。各チップセレクト出力に対するラッチ／ノ
ンラッチ動作は、その素子がプログラムされるときにユ
ーザか決定する。
７は、−Ａ Ｄ ｔ、 （２号５０１がアクティブ・ロ
ー（−ＡＤＬ信号５０１が立下がる前は、ＡＯ−Ａ２３
アドレス回線４５〇−４７３およびＭ／−１０人力５０
３は十分安定である）になった後の短時間にアクティブ
となる。それからこの出力は−ＡＤＬ信号５０１の立上
がりエツジでラッチされ、そして次のバスサイクルまで
（−ＡＤＬ信号５０１は再びローになる）アクティブの
ままである。各チップセレクト出力に対するラッチ／ノ
ンラッチ動作は、その素子がプログラムされるときにユ
ーザか決定する。
特別なチップセレクト出力（各ブロックにおける８ワー
ドの１つに相当する）に対して使用される８個の使用可
能なチップセレクト範囲の選択は、構成レジスタ１４２
−１４５内のユーザ定義のビットの組合わせによって行
われる。ユーザは、どの構成レジスタビットおよびどの
ビット組合わせが、所定のチップセレクト範囲を起動す
るかを定義可能である。この情報は、各範囲に対するイ
ネーブルを生成するインタフェース１０におけるプログ
ラマブルデコーダ１５内にコード化される。
ドの１つに相当する）に対して使用される８個の使用可
能なチップセレクト範囲の選択は、構成レジスタ１４２
−１４５内のユーザ定義のビットの組合わせによって行
われる。ユーザは、どの構成レジスタビットおよびどの
ビット組合わせが、所定のチップセレクト範囲を起動す
るかを定義可能である。この情報は、各範囲に対するイ
ネーブルを生成するインタフェース１０におけるプログ
ラマブルデコーダ１５内にコード化される。
このオペレーティングシステムは、競合がある場合、す
なわち同じアドレス範囲に対応する２つのカードがある
場合、ＰＯ８Ｔ期間にアドレス範囲を再マツプし得る。
なわち同じアドレス範囲に対応する２つのカードがある
場合、ＰＯ８Ｔ期間にアドレス範囲を再マツプし得る。
このことは、チップセレクトを制御する構成レジスタの
ビットを変更（書込み）し、そしてそれゆえに新しいア
ドレス範囲を使用可能にすることによって行われる。
ビットを変更（書込み）し、そしてそれゆえに新しいア
ドレス範囲を使用可能にすることによって行われる。
前記したように、周辺回路カード設計者は、周辺回路上
の各種の素子に対する許容アドレス範囲を選択し、それ
らをアレイ１７内にブロクラムし、そして許容アドレス
をリストしたソフトウェアファイルを供給する。説明し
たように、コンピュータシステムは、許容アドレスの間
から選択し、そして選択されたアドレスに対するポイン
タをレジスタ１４２−１４５内に書込む、インタフェー
ス１０は、レジスタ１４２−１４５の内容をデコードし
、そしてアレイ１７で使用されるマスクのチップセレク
ト論理１６，１６０−１６６と通信しなければならない
、この機能は、周辺回路カード上の第１番目の集積回路
素子に対してプログラマブルデコーダ１５によって実行
される。デコーダは、周辺回路カード上の追加集積回路
素子に対して１５０−１５６において反復される。デコ
ーダ１５は、レジスタ１４２−１４５内の情報およびワ
ード線上のその相補情報を読出し、そしてその１つのビ
ット線上のイネーブル信号をアレイ１７の正しい列へ送
信するプログラマブル論理アレイである。アレイ１７の
正しい列とは、レジスタ１４２−１４５内のアドレスポ
インタに相当スるアドレスのマスクを含む列である。ア
レイ１７はプログラマブルであるから、イネーブル信号
は、レジスタ１４２−１４５内の論Ｉ！！！１、論理Ｏ
１または「ドントケア」の、設計者により定義されたど
のパターンによっても起動し得、それで相補ビットと共
に各ビットが要求される。各デコーダ１５．１５０−１
５６に対するワード線とビット線との間のプログラマブ
ル配線のグログラミングは、レジスタ１４２−１４５内
に格納された特定のアドレスポインタに対してどのビッ
ト線が使用可能にされるかを決定する。
の各種の素子に対する許容アドレス範囲を選択し、それ
らをアレイ１７内にブロクラムし、そして許容アドレス
をリストしたソフトウェアファイルを供給する。説明し
たように、コンピュータシステムは、許容アドレスの間
から選択し、そして選択されたアドレスに対するポイン
タをレジスタ１４２−１４５内に書込む、インタフェー
ス１０は、レジスタ１４２−１４５の内容をデコードし
、そしてアレイ１７で使用されるマスクのチップセレク
ト論理１６，１６０−１６６と通信しなければならない
、この機能は、周辺回路カード上の第１番目の集積回路
素子に対してプログラマブルデコーダ１５によって実行
される。デコーダは、周辺回路カード上の追加集積回路
素子に対して１５０−１５６において反復される。デコ
ーダ１５は、レジスタ１４２−１４５内の情報およびワ
ード線上のその相補情報を読出し、そしてその１つのビ
ット線上のイネーブル信号をアレイ１７の正しい列へ送
信するプログラマブル論理アレイである。アレイ１７の
正しい列とは、レジスタ１４２−１４５内のアドレスポ
インタに相当スるアドレスのマスクを含む列である。ア
レイ１７はプログラマブルであるから、イネーブル信号
は、レジスタ１４２−１４５内の論Ｉ！！！１、論理Ｏ
１または「ドントケア」の、設計者により定義されたど
のパターンによっても起動し得、それで相補ビットと共
に各ビットが要求される。各デコーダ１５．１５０−１
５６に対するワード線とビット線との間のプログラマブ
ル配線のグログラミングは、レジスタ１４２−１４５内
に格納された特定のアドレスポインタに対してどのビッ
ト線が使用可能にされるかを決定する。
３２個の構成レジスタピッ１〜と周辺回路カード側の１
６個の専用ＰＯ３ｌ１０ビン５２０−５３５との接続は
、ユーザ１０グラマプルなりロスポイントスイッチ１０
０によって制御される。各ＰＯ３ｌ１０ビンは、入力経
路と同じくオープンドレイン出力構成を有する。出力側
で、プログラマブルマトリクスは、どの構成レジスタビ
ットの出力でも受取ると共にどの１６出力回線へもそれ
を割当てる。このピンはオープンドレインであるから、
論理゛１°°が、バスから所定の構成レジスタのとット
ノ＼書込まれる場合、対応するピンは１１区動きれない
、これは、このＩ１０ビンか外部信号源によって駆動さ
れ、そして続いてその値が対応する構成レジスタのビッ
ト位置を介して読出されることを可能にする。
６個の専用ＰＯ３ｌ１０ビン５２０−５３５との接続は
、ユーザ１０グラマプルなりロスポイントスイッチ１０
０によって制御される。各ＰＯ３ｌ１０ビンは、入力経
路と同じくオープンドレイン出力構成を有する。出力側
で、プログラマブルマトリクスは、どの構成レジスタビ
ットの出力でも受取ると共にどの１６出力回線へもそれ
を割当てる。このピンはオープンドレインであるから、
論理゛１°°が、バスから所定の構成レジスタのとット
ノ＼書込まれる場合、対応するピンは１１区動きれない
、これは、このＩ１０ビンか外部信号源によって駆動さ
れ、そして続いてその値が対応する構成レジスタのビッ
ト位置を介して読出されることを可能にする。
ＰＯ３ｌ１０ビンから値を強制することは、しかしなが
ら、構成レジスタの位置内のその値を変化させはしない
（第４図参照）。
ら、構成レジスタの位置内のその値を変化させはしない
（第４図参照）。
周辺回路カード設計者は、周辺回路カード上の素子に、
またはそのコンピュータシステムバス自身に使用可能と
するなめに構成レジスタ１４２−１４５内に格納される
所定のデータを必要とするかもしれない、前記したバス
アーキテクチャによれば、レジスタ１４５内の第７ビッ
トは、図示するように一〇ＨＣＫ５５０信号としてバス
に使用されなければならない、しかしながら、周辺回路
カード設計者は、使用可能な他のデータを必要とするか
もしれない、この機能はプログラマブルなりロスポイン
トスイッチマトリクス１００によって実行される。マト
リクス１００は、２つのプログラマブル論理アレイ１０
１゜１０２に分割される。マトリクス１０１は、周辺回
路カード設計者により設計されたように、プログラマブ
ル配線のプログラミングに従って、周辺回路カード上の
選択された位置に使用可能なレジスタ１φ２−１４５か
らデータを作成する。同様に、マトリクス１０２は、そ
のプログラミングに従ってデータ回線ＤＯ−Ｄ７を介し
てコンピュータシステムデータバスに対する使用可能な
所定のデータを作成する。
またはそのコンピュータシステムバス自身に使用可能と
するなめに構成レジスタ１４２−１４５内に格納される
所定のデータを必要とするかもしれない、前記したバス
アーキテクチャによれば、レジスタ１４５内の第７ビッ
トは、図示するように一〇ＨＣＫ５５０信号としてバス
に使用されなければならない、しかしながら、周辺回路
カード設計者は、使用可能な他のデータを必要とするか
もしれない、この機能はプログラマブルなりロスポイン
トスイッチマトリクス１００によって実行される。マト
リクス１００は、２つのプログラマブル論理アレイ１０
１゜１０２に分割される。マトリクス１０１は、周辺回
路カード設計者により設計されたように、プログラマブ
ル配線のプログラミングに従って、周辺回路カード上の
選択された位置に使用可能なレジスタ１φ２−１４５か
らデータを作成する。同様に、マトリクス１０２は、そ
のプログラミングに従ってデータ回線ＤＯ−Ｄ７を介し
てコンピュータシステムデータバスに対する使用可能な
所定のデータを作成する。
マトリクス１０１は、スペンサー・ジュニアの米国特許
筒３，５６６．１５３号、バーフナ他の米国特許筒４，
１２４，８９９号、ハートマン他の米国特許筒４，６０
９，９８６号およびハートマン他の米国特許筒４，６１
７．４７９号においてそれらの全部に引用され一般的に
説明されている型式のプログラマブル論理アレイとして
実現されるプログラマブルなりロスポイントマトリクス
である。
筒３，５６６．１５３号、バーフナ他の米国特許筒４，
１２４，８９９号、ハートマン他の米国特許筒４，６０
９，９８６号およびハートマン他の米国特許筒４，６１
７．４７９号においてそれらの全部に引用され一般的に
説明されている型式のプログラマブル論理アレイとして
実現されるプログラマブルなりロスポイントマトリクス
である。
好適な実施例では、ＥＦＲＯＭ技術が使用される。しか
しながら、同じ機能は、ＥＥＰＲＯＭ、ヒユーズまたは
不揮発性のレジスタセルを使用することによって達成す
ることができる。レジスタ１４２−１４５の各ビットか
らのデータは、プログラマブル論理アレイの真のワード
線（ＷＬ）と相補なワード線（ＷＬＮ）のドライバに接
続される。真のワード線と相補なワード線とが、ＥＰＲ
ＯＭ素子のゲートに接続される。このＥＰＲＯＭのドレ
インの接続は、種々のビット線とセンスアンプ１０３の
出力に現れる論理Ｎ０Ｒｉ能出力とに接続される。
しながら、同じ機能は、ＥＥＰＲＯＭ、ヒユーズまたは
不揮発性のレジスタセルを使用することによって達成す
ることができる。レジスタ１４２−１４５の各ビットか
らのデータは、プログラマブル論理アレイの真のワード
線（ＷＬ）と相補なワード線（ＷＬＮ）のドライバに接
続される。真のワード線と相補なワード線とが、ＥＰＲ
ＯＭ素子のゲートに接続される。このＥＰＲＯＭのドレ
インの接続は、種々のビット線とセンスアンプ１０３の
出力に現れる論理Ｎ０Ｒｉ能出力とに接続される。
プログラマブル論理アレイを使用するクロスポイントマ
トリクス１０１の好適な実施例においては、真のワード
線に接続される全てのＥＰＲＯＭセルがプログラムされ
るがら、論理機能には関与しない、ＥＰＲＯＭのビット
は、システムで使用されるのに先立ち、外部のプログラ
マを使用してユーザによりプログラムされる。ＥＥＰＲ
ＯＭを使用する実施例に対しては、イン・システム・プ
ログラミング方法を採用することができる。インタフェ
ース１０を実現するチップにおいて、１６個のＰＯ３ｌ
１０信号から出てくるレジスタ１４２−１４５の３２ビ
ットの内の１６ビットまでのデータを有する。クロスポ
イントマトリクスの接続は、相補ワード線とプログラム
されない特別なＰＯ３ｌ１０に対応するビット線との交
点に位置するＥＰＲＯＭセルによって行われる。普通、
ビット線の他のＥＰＲＯＭセルの全てがプログラムされ
る。
トリクス１０１の好適な実施例においては、真のワード
線に接続される全てのＥＰＲＯＭセルがプログラムされ
るがら、論理機能には関与しない、ＥＰＲＯＭのビット
は、システムで使用されるのに先立ち、外部のプログラ
マを使用してユーザによりプログラムされる。ＥＥＰＲ
ＯＭを使用する実施例に対しては、イン・システム・プ
ログラミング方法を採用することができる。インタフェ
ース１０を実現するチップにおいて、１６個のＰＯ３ｌ
１０信号から出てくるレジスタ１４２−１４５の３２ビ
ットの内の１６ビットまでのデータを有する。クロスポ
イントマトリクスの接続は、相補ワード線とプログラム
されない特別なＰＯ３ｌ１０に対応するビット線との交
点に位置するＥＰＲＯＭセルによって行われる。普通、
ビット線の他のＥＰＲＯＭセルの全てがプログラムされ
る。
ブグラムされないＥＰＲＯＭセルの位置は、レジスタの
どのビットが出力に接続されるかを決定する。以下の説
明は、特別な接続の一例を与えるものである。
どのビットが出力に接続されるかを決定する。以下の説
明は、特別な接続の一例を与えるものである。
マトリクス１０１を参照し、ＰＯ３ｌ１０１に対するレ
ジスタ１４２のビット０のクロスポイント接続を作りた
いとする。ＰＯ３ｌ１０１に対応するビット線（１０１
ａ）に接続される全てのＥＰＲＯＭは、レジスタ１４２
のビット０のＷＬＮに１妾続されるゲートを有するもの
を除いて、プログラムされるとする。レジスタ１４２の
ビット０のデータが論理０であるとき、そのＷＬＮは論
理１１１ Ｉ＋である。消去されたＥＰＲＯＭセルのゲ
ート上の論理“１”は、ビット線を放電し、その結果、
センスアンプ１０３の出力に論理“０′。
ジスタ１４２のビット０のクロスポイント接続を作りた
いとする。ＰＯ３ｌ１０１に対応するビット線（１０１
ａ）に接続される全てのＥＰＲＯＭは、レジスタ１４２
のビット０のＷＬＮに１妾続されるゲートを有するもの
を除いて、プログラムされるとする。レジスタ１４２の
ビット０のデータが論理０であるとき、そのＷＬＮは論
理１１１ Ｉ＋である。消去されたＥＰＲＯＭセルのゲ
ート上の論理“１”は、ビット線を放電し、その結果、
センスアンプ１０３の出力に論理“０′。
が現れる。センスアンプ１０３の動作は、以下に説明す
る０次に、論理１パかオープンドレイン出力ドライバト
ランジスタのゲートに現れ、従って、ＰＯ３ｌ１０１を
論理“０′。
る０次に、論理１パかオープンドレイン出力ドライバト
ランジスタのゲートに現れ、従って、ＰＯ３ｌ１０１を
論理“０′。
に引下げる。
レジスタ１４２のビットＯにおける論理“１′′は、結
果としてＷＬＮ上の論理“０′″となる。対応するビッ
ト線はＯになる放電が行われないので、センスアンプ１
０３の出力は論理“１′”である、論理°゛０°°が、
オープンドレイン出力トランジスタのゲート上に現れる
から、このトランジスタはオフ状態となる。ＰＯ３ｌ１
０Ｘ信号線が出力として使用される典型的なアグリゲー
ションでは、この回線は、プルアップ抵抗を介して電源
に接続される。プルアップ抵抗は、ＰＯＳｌ１０ｘノー
ドを論理°“１パまで引上げる。
果としてＷＬＮ上の論理“０′″となる。対応するビッ
ト線はＯになる放電が行われないので、センスアンプ１
０３の出力は論理“１′”である、論理°゛０°°が、
オープンドレイン出力トランジスタのゲート上に現れる
から、このトランジスタはオフ状態となる。ＰＯ３ｌ１
０Ｘ信号線が出力として使用される典型的なアグリゲー
ションでは、この回線は、プルアップ抵抗を介して電源
に接続される。プルアップ抵抗は、ＰＯＳｌ１０ｘノー
ドを論理°“１パまで引上げる。
第４図は、各レジスタ１４２−１４５における１ビット
の論理表示を示す、ＰＯ３ｌ１０Ｘが出力たけのピンと
して選択される場合には、その対応するＩ１０アーキテ
クチャ制御として使用されるマトリクス１０２内のＥＰ
ＲＯＭセルは、消去されたままにされる。
の論理表示を示す、ＰＯ３ｌ１０Ｘが出力たけのピンと
して選択される場合には、その対応するＩ１０アーキテ
クチャ制御として使用されるマトリクス１０２内のＥＰ
ＲＯＭセルは、消去されたままにされる。
従って、第４図におけるノードＡの論理レベルは、常に
論理” Ｏ”であり、ＲＤ１０ｘ回線か起動されるとき
に、レジスタビットからのデータＱをトライステートバ
ッファを介してデータバスへ通過させることを可能にす
る。
論理” Ｏ”であり、ＲＤ１０ｘ回線か起動されるとき
に、レジスタビットからのデータＱをトライステートバ
ッファを介してデータバスへ通過させることを可能にす
る。
ＰＯＳｌ１０ピンを入力ピンとして構成するために、論
理”°１゛°が、クロスポイントマトリクス１０１を介
して対応する特定のＰ ＯＳ Ｉ ／ Ｏｘのレジスタ
の特定ビットに書込まれる。前記したように、これは、
オープンドレインの出力トランジスタをオフ状態にし、
その特定のピンを入力回線として使用されることを可能
にする。
理”°１゛°が、クロスポイントマトリクス１０１を介
して対応する特定のＰ ＯＳ Ｉ ／ Ｏｘのレジスタ
の特定ビットに書込まれる。前記したように、これは、
オープンドレインの出力トランジスタをオフ状態にし、
その特定のピンを入力回線として使用されることを可能
にする。
入力として構成されなＰＯ３ｌ１０ｘに印加される入力
信号は、クロスポイントマトリクス１０２を通過する。
信号は、クロスポイントマトリクス１０２を通過する。
クロスポイントマトリクス１０２を介する接続動作は、
前記したマトリクス１０１の接続動作と同様である。
前記したマトリクス１０１の接続動作と同様である。
ＰＯ３ｌ１０ｘピンからの入力信号がバスへ進行するこ
とを可能にするために、マトリクス１０２内の対応する
アーキテクチャ制御ビットは、その対応するビット線か
マトリクス１０２を介する入力信号によって制御される
ことが可能とされるように、プログラムされなければな
らない、このアーキテクチャ制御ビットに対するワード
線は、ワード線２１０である。レジスタに書込まれてい
る論理“１′°のため、に論理“０′′であるノードＢ
は、従って、ＮＯＲゲートがマトリクス１０２からのデ
ータを通過させ、そして反転することを可能にしている
。
とを可能にするために、マトリクス１０２内の対応する
アーキテクチャ制御ビットは、その対応するビット線か
マトリクス１０２を介する入力信号によって制御される
ことが可能とされるように、プログラムされなければな
らない、このアーキテクチャ制御ビットに対するワード
線は、ワード線２１０である。レジスタに書込まれてい
る論理“１′°のため、に論理“０′′であるノードＢ
は、従って、ＮＯＲゲートがマトリクス１０２からのデ
ータを通過させ、そして反転することを可能にしている
。
レジスタ内のデータを決定すれば、構成サイクル内にレ
ジスタへ論理“１°″を書込むことによりＰ ＯＳ Ｉ
／ Ｏｘビンからクロスポイントマトリクス１０２を
介してデータバスへ信号を書込むこと、又は、構成サイ
クル内にレジスタへ論理゛０“が書込まれている場合は
バスからレジスタを介してＰＯ３ｌ１０ｘピンへデータ
を読出すことのいずれかができる。
ジスタへ論理“１°″を書込むことによりＰ ＯＳ Ｉ
／ Ｏｘビンからクロスポイントマトリクス１０２を
介してデータバスへ信号を書込むこと、又は、構成サイ
クル内にレジスタへ論理゛０“が書込まれている場合は
バスからレジスタを介してＰＯ３ｌ１０ｘピンへデータ
を読出すことのいずれかができる。
プログラマブル素子１５，１４．１０１１０２は、全て
、スペンサー・ジュニアの米国特許第３，５６６．１５
３号、バーフナ他の米国特許第４，１２４，８９９号、
バー１−マン他の米国特許第１１，６０９，９８６号お
よびハートマン池の米（１）特許第４，６１７゜４７９
号においてそれらの全部に引用され一般的に説明されて
いる型式のプログラマブル論理素子である。この様な素
子のプログラマブル内部配線は適当なビット線とワード
線をアドレスし、所望のプログラミングデータを使用し
、そして論理°“１′°を表ず電圧よりかなり高い電圧
−一例えば、ＴＴＬシステムにおける５ボルトに対して
１２ホルト、をプログラミングピンに印加することによ
って、そのデータを内部配線に転送してプログラムし得
ることは周知である０ｍｘｎの論理アレイに対して、−
意に全ての内部配線をアドレスするためには、 ｘ ＝ （ＩＯ０２ｍ ＋１）＋（＋００２ ｎ ＋
１）本のアドレス線か必要である。
、スペンサー・ジュニアの米国特許第３，５６６．１５
３号、バーフナ他の米国特許第４，１２４，８９９号、
バー１−マン他の米国特許第１１，６０９，９８６号お
よびハートマン池の米（１）特許第４，６１７゜４７９
号においてそれらの全部に引用され一般的に説明されて
いる型式のプログラマブル論理素子である。この様な素
子のプログラマブル内部配線は適当なビット線とワード
線をアドレスし、所望のプログラミングデータを使用し
、そして論理°“１′°を表ず電圧よりかなり高い電圧
−一例えば、ＴＴＬシステムにおける５ボルトに対して
１２ホルト、をプログラミングピンに印加することによ
って、そのデータを内部配線に転送してプログラムし得
ることは周知である０ｍｘｎの論理アレイに対して、−
意に全ての内部配線をアドレスするためには、 ｘ ＝ （ＩＯ０２ｍ ＋１）＋（＋００２ ｎ ＋
１）本のアドレス線か必要である。
このように、特別なバスアーキテクチャを使用するため
に周辺回路カード用のプログラマブルインタフェースが
、それは特別なカード設計のためにユーザによりカスタ
ム化され得るが、提供されることが分かる。当業者は前
記した実施例、それは説明のために提供したものであり
制限するものではなく、この実施例以外によって本発明
を実現できることおよび本発明は特許請求の範囲によっ
てのみ制約されることは当業者によって了承されよう。
に周辺回路カード用のプログラマブルインタフェースが
、それは特別なカード設計のためにユーザによりカスタ
ム化され得るが、提供されることが分かる。当業者は前
記した実施例、それは説明のために提供したものであり
制限するものではなく、この実施例以外によって本発明
を実現できることおよび本発明は特許請求の範囲によっ
てのみ制約されることは当業者によって了承されよう。
【図面の簡単な説明】
第１およびＩＡ図は本発明に係るプログラマブル・イン
タフェースが組込まれる周辺回路カードインタフェース
のブロック図、第２および２Ａ図は本発明に係るプログ
ラマブル・インタフェースの好適な実施例を示すブロッ
ク図、第３および３Ａ乃至３Ｇ図は第２図のプログラマ
フル、インタフェースの部分概略図、第４図は本発明に
係るプログラマブルインタフェースの好適な実施例にお
いて実現されるような構成レジスタビットを示す論理概
略図、第５図は本発明に係るプログラマブル−インタフ
ェースの好適な実施例において実現されるような構成レ
ジスタの識別ビット部分の論理概略図である。 １０・・・プログラマブル・インタフェース１１・・・
送受信制御回路 １２・・・トランシーバ １３・・・読出し／書込み制御回路 １５・・・プログラマブルデコーダ １６・・・プログラマブルチップセレクト論理１７・・
・ＥＰＲＯＭアレ、イ １９・・・コンパレータ ２０・・・追加調停インタフェース構成要素６０・・・
データレシーバ １００・・・クロスボ、インドマトリクス１４０〜１４
５・・・構成レジスタ １５０〜１５６・・・プログラマブルデコーダ１６０〜
１６６・・・プログラマブルチップモレ２１〜回路 １８０、１８１・・・入力 １８２．１８３・・・マスクビット １８４、１８５・・・センスアンプ ４５０〜４７３・・・アドレス線
タフェースが組込まれる周辺回路カードインタフェース
のブロック図、第２および２Ａ図は本発明に係るプログ
ラマブル・インタフェースの好適な実施例を示すブロッ
ク図、第３および３Ａ乃至３Ｇ図は第２図のプログラマ
フル、インタフェースの部分概略図、第４図は本発明に
係るプログラマブルインタフェースの好適な実施例にお
いて実現されるような構成レジスタビットを示す論理概
略図、第５図は本発明に係るプログラマブル−インタフ
ェースの好適な実施例において実現されるような構成レ
ジスタの識別ビット部分の論理概略図である。 １０・・・プログラマブル・インタフェース１１・・・
送受信制御回路 １２・・・トランシーバ １３・・・読出し／書込み制御回路 １５・・・プログラマブルデコーダ １６・・・プログラマブルチップセレクト論理１７・・
・ＥＰＲＯＭアレ、イ １９・・・コンパレータ ２０・・・追加調停インタフェース構成要素６０・・・
データレシーバ １００・・・クロスボ、インドマトリクス１４０〜１４
５・・・構成レジスタ １５０〜１５６・・・プログラマブルデコーダ１６０〜
１６６・・・プログラマブルチップモレ２１〜回路 １８０、１８１・・・入力 １８２．１８３・・・マスクビット １８４、１８５・・・センスアンプ ４５０〜４７３・・・アドレス線
Claims (27)
- （１）コンピュータシステムにおける通信バスと、前記
コンピュータシステムにおける周辺回路カードとの間で
使用されるプログラマブルインタフェースであつて、前
記周辺回路カードは、前記コンピュータシステムから前
記通信バスを介して前記周辺回路カードの種々の特性を
受信する構成レジスタを有し、さらに前記周辺回路カー
ドはその上に少なくとも１つのアプリケーション回路チ
ップを有し、前期特性は前記少なくとも１つのチップに
対するアドレスポインタを含み、前記プログラマブルイ
ンタフエースは、 前記インタフェースに対し前記通信バスからのアドレス
信号を供給するためのアドレス入力手段と、 前記少なくとも１つのアプリケーション回路チップのそ
れぞれに対して少なくとも１つのアドレス範囲を格納す
るためのプログラマブルマスク手段と、 前記マスク手段に対応づけられるコンパレータ手段と、 前記アドレス信号を前記コンパレータ手段に印加するた
めの手段と、そして 前記アドレス信号が前記マスクと一致する際に前記少な
くとも１つのチップを使用可能にするイネーブル信号を
生成するための手段とから構成され、それによって、 カスタムインタフェースを使用せずに、前記少なくとも
１つのアプリケーション回路チップと前記プログラマブ
ルインタフェースを使用して周辺回路カードをアセンブ
ルすることができるプログラマブルインタフェース。 - （２）前記プログラマブルマスク手段は、前記少なくと
も１つのアプリケーション回路チップのための複数の代
替アドレスを格納し、さらに前記プログラマブルインタ
フェースは、 前記構成レジスタからの前記アドレスポインタに対応す
る前記プログラマブルマスク手段に格納された前記複数
のアドレス範囲の１つを起動するために、前記構成レジ
スタから前記アドレスポインタを読出すプログラマブル
起動手段からなる請求項１記載のプログラマブルインタ
フェース。 - （３）前記プログラマブルマスク手段は消去可能なプロ
グラマブル読出し専用メモリであり、前記プログラマブ
ル起動手段はプログラマブル論理アレイである請求項２
記載のプログラマブルインタフェース。 - （４）前記消去可能なプログラマブル読出し専用メモリ
は、消去可能なプログラマブル読出し専用ＣＭＯＳメモ
リである請求項３記載のプログラマブルインタフェース
。 - （５）前記プログラマブルマスク手段は、消去可能なプ
ログラマブル読出し専用メモリである請求項１記載のプ
ログラマブルインタフェース。 - （６）前記消去可能なプログラマブル読出し専用メモリ
は、消去可能なプログラマブル読出し専用ＣＭＯＳメモ
リである請求項５記載のプログラマブルインタフェース
。 - （７）アドレス信号が前記コンパレータ手段に印加され
、そして前記イネーブル信号生成手段がイネーブル信号
を生成する際に、前記コンパレータ手段に別のアドレス
信号が印加されるまで前記イネーブル信号をラッチング
するプログラマブルラッチ手段からさらに構成される請
求項１記載のプログラマブルインタフェース。 - （８）前記アドレス信号は多数個のビットからなり、 前記プログラマブルマスク手段は、前記ビットの数に等
しい数の位置で、それぞれ２ビットからなる位置を有し
、かつ、 前記アドレス信号の各ビットとその相補とが前記コンパ
レータ手段に印加され、それにより、 前記イネーブル信号生成手段は、前記ビットのそれぞれ
に対して、真、偽および無視を区別することができる請
求項１記載のプログラマブルインタフェース。 - （９）前記周辺回路カードは複数のアプリケーション回
路チップからなり、かつ、 前記プログラマブルインタフェースは、前記複数のアプ
リケーション回路チップのそれぞれに対して、前記プロ
グラマブルマスク手段の１つと、前記コンパレータ手段
の１つと、前記アドレス信号印加手段の１つと、そして
前記イネーブル信号生成手段の１つとを有する請求項１
記載のプログラマブルインタフェース。 - （１０）前記周辺回路カードは複数のアプリケーション
回路チップからなり、かつ、 前記プログラマブルインタフェースは、前記複数のアプ
リケーション回路チップのそれぞれに対して、前記プロ
グラマブルマスク手段の１つと、前記コンパレータ手段
の１つと、前記アドレス信号印加手段の１つと、前記イ
ネーブル信号生成手段の１つと、そして前記プログラマ
ブル起動手段の１つとを有する請求項２記載のプログラ
マブルインタフェース。 - （１１）前記少なくとも１つのイネーブル信号生成手段
の少なくとも１つがイネーブル信号を生成した場合にフ
ィードバック信号を生成するフィードバック信号手段と
から、さらに構成される請求項１記載のプログラマブル
インタフェース。 - （１２）前記少なくとも１つのイネーブル信号生成手段
のどれか所望の１つによって生成されるイネーブル信号
の前記フィードバック信号生成手段への入力をプログラ
マブリに阻止するプログラマブルフィードバック禁止手
段から、さらに構成される請求項１１記載のプログラマ
ブルインタフェース。 - （１３）前記構成レジスタから、（ａ）前記周辺回路カ
ード上の他の素子と（ｂ）前記通信バスとの少なくとも
１つに対してデータを転送するためのプログラマブル転
送手段から、さらに構成される請求項１記載のプログラ
マブルインタフェース。 - （１４）前記プログラマブル転送手段は、プログラマブ
ルクロスポイントマトリクスである請求項１３記載のプ
ログラマブルインタフェース。 - （１５）前記少なくとも１つのイネーブル信号生成手段
の少なくとも１つがイネーブル信号を生成した場合にフ
ィードバック信号を生成するフィードバック信号手段と
から、さらに構成される請求項１３記載のプログラマブ
ルインタフェース。 - （１６）前記少なくとも１つのイネーブル信号生成手段
のどれか所望の１つによって生成されるイネーブル信号
の前記フィードバック信号生成手段への入力をプログラ
マブリに阻止するプログラマブルフィードバック禁止手
段から、さらに構成される請求項１５記載のプログラマ
ブルインタフェース。 - （１７）前記アドレス入力手段にアドレス信号以外の他
の信号（該他の信号は前記ブログラマブルマスク手段に
よつてデコードされ得る）を印加するための手段から、
さらに構成される請求項１記載のプログラマブルインタ
フェース。 - （１８）前記少なくとも１つのイネーブル信号生成手段
の少なくとも１つがイネーブル信号を生成した場合にフ
ィードバック信号を生成するフィードバック信号手段と
から、さらに構成される請求項１７記載のプログラマブ
ルインタフェース。 - （１９）（ａ）前記他の信号の前記アドレス入力手段へ
のアプリケーション結果として生成されるイネーブル信
号と、（ｂ）少なくとも１つのイネーブル信号生成手段
のどれか所望の１つによって生成されるイネーブル信号
との少なくとも１つのイネーブル信号の前記フィードバ
ック信号生成手段への入力をプログラマブリに阻止する
プログラマブルフィードバック禁止手段から、さらに構
成される請求項１８記載のプログラマブルインタフェー
ス。 - （２０）前記コンピュータは前記インタフェースによっ
て格納された識別データに基づいて前記構成レジスタに
対し前期特性を供給し、前記インタフェースはさらに前
記識別データをプログラマブリに格納するための少なく
とも１つのプログラマブル記憶素子から構成される請求
項１記載のプログラマブルインタフェース。 - （２１）前記プログラマブル記憶素子は、消去可能なプ
ログラマブル読出し専用メモリからなる請求項２０記載
のプログラマブルインタフェース。 - （２２）前記プログラマブル記憶素子は、電気的に消去
可能なプログラマブル読出し専用メモリからなる請求項
２１記載のプログラマブルインタフェース。 - （２３）前記プログラマブル記憶素子は、可溶連結から
なる請求項２０記載のプログラマブルインタフェース。 - （２４）コンピュータシステムにおける通信バスと、前
記コンピュータシステムにおける周辺回路カードとの間
で使用されるプログラマブルインタフェースであつて、
前記周辺回路カードは、前記コンピュータシステムから
前記通信バスを介して前記周辺回路カードの種々の特性
を受信する構成レジスタを有し、その中で前記コンピュ
ータは前記インタフェースによって格納された識別デー
タに基づいて前記構成レジスタに対し前期特性を供給し
、前記インタフェースは前記識別データをプログラマブ
リに格納するための少なくとも１つのプログラマブル記
憶素子からさらに構成されるプログラマブルインタフェ
ース。 - （２５）前記プログラマブル記憶素子は、消去可能なプ
ログラマブル読出し専用メモリからなる請求項２４記載
のプログラマブルインタフェース。 - （２６）前記プログラマブル記憶素子は、電気的に消去
可能なプログラマブル読出し専用メモリからなる請求項
２５記載のプログラマブルインタフェース。 - （２７）前記プログラマブル記憶素子は、可溶連結から
なる請求項２４記載のプログラマブルインタフェース。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US222,565 | 1988-07-21 | ||
| US07/222,565 US5111423A (en) | 1988-07-21 | 1988-07-21 | Programmable interface for computer system peripheral circuit card |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02161549A true JPH02161549A (ja) | 1990-06-21 |
Family
ID=22832737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186182A Pending JPH02161549A (ja) | 1988-07-21 | 1989-07-20 | コンピュータシステムの周辺回路カード用プログラマブルインタフェース |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5111423A (ja) |
| EP (1) | EP0351984B1 (ja) |
| JP (1) | JPH02161549A (ja) |
| DE (1) | DE68920652D1 (ja) |
Families Citing this family (172)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450570A (en) * | 1988-09-09 | 1995-09-12 | Compaq Computer Corp. | Computer implemented method and apparatus for dynamic configuration of a computer system and circuit boards including computer resource allocation conflict resolution |
| US5162675A (en) * | 1989-04-14 | 1992-11-10 | Digital Communications Associates, Inc. | Dual personal computer architecture peripheral adapter board and circuit |
| US5317721A (en) * | 1989-11-06 | 1994-05-31 | Zenith Data Systems Corporation | Method and apparatus to disable ISA devices for EISA addresses outside the ISA range |
| US6240496B1 (en) | 1989-11-24 | 2001-05-29 | Hyundai Electronics America | Architecture and configuring method for a computer expansion board |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JPH0823856B2 (ja) * | 1991-02-22 | 1996-03-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータシステムおよびその動作方法 |
| GB9108599D0 (en) * | 1991-04-22 | 1991-06-05 | Pilkington Micro Electronics | Peripheral controller |
| US5274771A (en) * | 1991-04-30 | 1993-12-28 | Hewlett-Packard Company | System for configuring an input/output board in a computer |
| US5367640A (en) * | 1991-04-30 | 1994-11-22 | Hewlett-Packard Company | System for configuring an input/output board in a computer |
| US5315636A (en) * | 1991-06-28 | 1994-05-24 | Network Access Corporation | Personal telecommunications system |
| GB2258069B (en) * | 1991-07-25 | 1995-03-29 | Intel Corp | High speed computer graphics bus |
| US5361336A (en) * | 1991-11-21 | 1994-11-01 | Hewlett-Packard Company | Method for controlling an instrument through a common instrument programming interface |
| FR2687489A1 (fr) * | 1992-02-13 | 1993-08-20 | Hewlett Packard Co | Bus de connexion de cartes d'extension a un systeme informatique et procede de test. |
| US5426739A (en) * | 1992-03-16 | 1995-06-20 | Opti, Inc. | Local bus - I/O Bus Computer Architecture |
| US5345564A (en) * | 1992-03-31 | 1994-09-06 | Zilog, Inc. | Serial communication peripheral integrated electronic circuit that recognizes its unique address before the entire circuit is enabled |
| TW276312B (ja) * | 1992-10-20 | 1996-05-21 | Cirrlis Logic Inc | |
| US5367641A (en) * | 1992-11-04 | 1994-11-22 | United Technologies Corporation | MIL-STD-1553 interface device having a bus controller minor frame timer |
| US5490254A (en) * | 1992-11-04 | 1996-02-06 | United Technologies Corporation | MIL-STD-1553 interface device having autonomous operation in all modes |
| US5325359A (en) * | 1992-11-04 | 1994-06-28 | United Technologies Corporation | MIL-STD-1553 interface device having concurrent remote terminal and monitor terminal operation |
| US5996027A (en) * | 1992-12-18 | 1999-11-30 | Intel Corporation | Transmitting specific command during initial configuration step for configuring disk drive controller |
| US5542092A (en) * | 1993-01-27 | 1996-07-30 | Accton Technology Corporation | Method and system for setting bus addresses in order to resolve or prevent bus address conflicts between interface cards of a personal computer |
| US5497475A (en) * | 1993-02-05 | 1996-03-05 | National Semiconductor Corporation | Configurable integrated circuit having true and shadow EPROM registers |
| US5537607A (en) * | 1993-04-28 | 1996-07-16 | International Business Machines Corporation | Field programmable general purpose interface adapter for connecting peripheral devices within a computer system |
| DE69433147D1 (de) * | 1993-04-30 | 2003-10-16 | Packard Bell Nec Inc | Symmetrisches Mehrprozessorsystem mit vereinheitlichter Umgebung und verteilten Systemfunktionen |
| US5490279A (en) * | 1993-05-21 | 1996-02-06 | Intel Corporation | Method and apparatus for operating a single CPU computer system as a multiprocessor system |
| DE4319985A1 (de) * | 1993-06-11 | 1993-11-18 | Uwe Erpel | Vorrichtung zur Manipulation von Signalen, die über ein Bussystem übertragen werden |
| US5420987A (en) * | 1993-07-19 | 1995-05-30 | 3 Com Corporation | Method and apparatus for configuring a selected adapter unit on a common bus in the presence of other adapter units |
| US5594879A (en) * | 1993-10-29 | 1997-01-14 | Compaq Computer Corporation | Method of and apparatus for arbitrarily disabling under processor control individual slots on a computer bus |
| US5717955A (en) * | 1993-12-03 | 1998-02-10 | Xerox Corporation | System for changing device from specialized interface that enables control of subsystem to general interface that performs general purpose computing functions unrelated to the subsystem |
| EP0663638B1 (en) * | 1993-12-30 | 2001-10-04 | NCR International, Inc. | A method of configuring computer peripherals |
| US5764995A (en) * | 1994-03-25 | 1998-06-09 | Packard Bell Nec | Write once read only registers |
| US5517646A (en) * | 1994-04-25 | 1996-05-14 | Compaq Computer Corp. | Expansion device configuration system having two configuration modes which uses automatic expansion configuration sequence during first mode and configures the device individually during second mode |
| US5664231A (en) * | 1994-04-29 | 1997-09-02 | Tps Electronics | PCMCIA interface card for coupling input devices such as barcode scanning engines to personal digital assistants and palmtop computers |
| US5717614A (en) * | 1994-05-04 | 1998-02-10 | National Instruments Corporation | System and method for handling events in an instrumentation system |
| US5847955A (en) * | 1994-05-04 | 1998-12-08 | National Instruments Corporation | System and method for controlling an instrumentation system |
| US5768542A (en) * | 1994-06-08 | 1998-06-16 | Intel Corporation | Method and apparatus for automatically configuring circuit cards in a computer system |
| US5740450A (en) * | 1994-07-26 | 1998-04-14 | United Microelectronics Corporation | Method to automatically detect the interrupt channel status of an add-on card |
| US5727005A (en) * | 1994-08-31 | 1998-03-10 | Le; Chinh H. | Integrated circuit microprocessor with programmable memory access interface types |
| US5617559A (en) * | 1994-08-31 | 1997-04-01 | Motorola Inc. | Modular chip select control circuit and method for performing pipelined memory accesses |
| AU4504796A (en) * | 1994-11-14 | 1996-06-06 | Parallel Technologies, Inc. | Method and apparatus for parallel port interconnection |
| EP0718751A3 (en) * | 1994-12-23 | 1997-02-12 | Ibm | Electronic circuit device using a small disc player with a reconfigurable interface |
| JP3115820B2 (ja) * | 1995-05-17 | 2000-12-11 | 松下電器産業株式会社 | インターフェース装置、及びこれを用いたコンピュータ装置 |
| US5668419A (en) * | 1995-06-30 | 1997-09-16 | Canon Information Systems, Inc. | Reconfigurable connector |
| US5724529A (en) * | 1995-11-22 | 1998-03-03 | Cirrus Logic, Inc. | Computer system with multiple PC card controllers and a method of controlling I/O transfers in the system |
| US5915102A (en) * | 1996-11-06 | 1999-06-22 | International Business Machines Corporation | Common arbiter interface device with arbitration configuration for centralized common bus arbitration |
| US5938740A (en) * | 1997-04-21 | 1999-08-17 | Primax Electronics Ltd. | Programmable peripheral control device for controlling peripherals of a computer system |
| US6195593B1 (en) | 1997-09-03 | 2001-02-27 | Seiko Epson Corporation | Reusable modules for complex integrated circuit devices |
| US6049837A (en) * | 1997-12-08 | 2000-04-11 | International Business Machines Corporation | Programmable output interface for lower level open system interconnection architecture |
| US6088752A (en) * | 1998-08-06 | 2000-07-11 | Mobility Electronics, Inc. | Method and apparatus for exchanging information between buses in a portable computer and docking station through a bridge employing a serial link |
| US6070214A (en) * | 1998-08-06 | 2000-05-30 | Mobility Electronics, Inc. | Serially linked bus bridge for expanding access over a first bus to a second bus |
| US7269680B1 (en) * | 1998-08-06 | 2007-09-11 | Tao Logic Systems Llc | System enabling device communication in an expanded computing device |
| US7734852B1 (en) | 1998-08-06 | 2010-06-08 | Ahern Frank W | Modular computer system |
| US6466994B1 (en) * | 1999-03-31 | 2002-10-15 | International Business Machines Corporation | Method and system for programming a system board using a peripheral controller |
| US6728814B2 (en) * | 2000-02-09 | 2004-04-27 | Raytheon Company | Reconfigurable IEEE 1149.1 bus interface |
| ATE329313T1 (de) | 2000-02-14 | 2006-06-15 | Tao Logic Systems Llc | Busbrücke |
| DE60028570T2 (de) | 2000-02-14 | 2007-05-31 | Tao Logic Systems LLC, Las Vegas | Rechnerankoppelsystem und verfahren |
| US8645137B2 (en) | 2000-03-16 | 2014-02-04 | Apple Inc. | Fast, language-independent method for user authentication by voice |
| US6594719B1 (en) | 2000-04-19 | 2003-07-15 | Mobility Electronics Inc. | Extended cardbus/pc card controller with split-bridge ™technology |
| JP2002197049A (ja) * | 2000-12-26 | 2002-07-12 | Sharp Corp | マイクロコンピュータ |
| US6710620B2 (en) * | 2001-03-13 | 2004-03-23 | Adc Telecommunications Israel, Ltd. | Bus interface for I/O device with memory |
| US7076595B1 (en) * | 2001-05-18 | 2006-07-11 | Xilinx, Inc. | Programmable logic device including programmable interface core and central processing unit |
| US20030145137A1 (en) * | 2002-01-27 | 2003-07-31 | Huckins Jeffrey L. | Partially integrating components of processor-based systems |
| US7047335B2 (en) * | 2002-07-25 | 2006-05-16 | Lsi Logic Corporation | Method for receiving user defined frame information structure (FIS) types in a serial-ATA (SATA) system |
| JP2006242638A (ja) * | 2005-03-01 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体検査装置 |
| US8677377B2 (en) | 2005-09-08 | 2014-03-18 | Apple Inc. | Method and apparatus for building an intelligent automated assistant |
| US9318108B2 (en) | 2010-01-18 | 2016-04-19 | Apple Inc. | Intelligent automated assistant |
| US8977255B2 (en) | 2007-04-03 | 2015-03-10 | Apple Inc. | Method and system for operating a multi-function portable electronic device using voice-activation |
| US9330720B2 (en) | 2008-01-03 | 2016-05-03 | Apple Inc. | Methods and apparatus for altering audio output signals |
| US8996376B2 (en) | 2008-04-05 | 2015-03-31 | Apple Inc. | Intelligent text-to-speech conversion |
| US10496753B2 (en) | 2010-01-18 | 2019-12-03 | Apple Inc. | Automatically adapting user interfaces for hands-free interaction |
| US20100030549A1 (en) | 2008-07-31 | 2010-02-04 | Lee Michael M | Mobile device having human language translation capability with positional feedback |
| US8154942B1 (en) | 2008-11-17 | 2012-04-10 | Altera Corporation | Integrated circuits with fuse programming and sensing circuitry |
| WO2010067118A1 (en) | 2008-12-11 | 2010-06-17 | Novauris Technologies Limited | Speech recognition involving a mobile device |
| US9858925B2 (en) | 2009-06-05 | 2018-01-02 | Apple Inc. | Using context information to facilitate processing of commands in a virtual assistant |
| US10241644B2 (en) | 2011-06-03 | 2019-03-26 | Apple Inc. | Actionable reminder entries |
| US10706373B2 (en) | 2011-06-03 | 2020-07-07 | Apple Inc. | Performing actions associated with task items that represent tasks to perform |
| US10241752B2 (en) | 2011-09-30 | 2019-03-26 | Apple Inc. | Interface for a virtual digital assistant |
| US9431006B2 (en) | 2009-07-02 | 2016-08-30 | Apple Inc. | Methods and apparatuses for automatic speech recognition |
| US10705794B2 (en) | 2010-01-18 | 2020-07-07 | Apple Inc. | Automatically adapting user interfaces for hands-free interaction |
| US10276170B2 (en) | 2010-01-18 | 2019-04-30 | Apple Inc. | Intelligent automated assistant |
| US10553209B2 (en) | 2010-01-18 | 2020-02-04 | Apple Inc. | Systems and methods for hands-free notification summaries |
| US10679605B2 (en) | 2010-01-18 | 2020-06-09 | Apple Inc. | Hands-free list-reading by intelligent automated assistant |
| WO2011089450A2 (en) | 2010-01-25 | 2011-07-28 | Andrew Peter Nelson Jerram | Apparatuses, methods and systems for a digital conversation management platform |
| US8682667B2 (en) | 2010-02-25 | 2014-03-25 | Apple Inc. | User profiling for selecting user specific voice input processing information |
| US10762293B2 (en) | 2010-12-22 | 2020-09-01 | Apple Inc. | Using parts-of-speech tagging and named entity recognition for spelling correction |
| US9262612B2 (en) | 2011-03-21 | 2016-02-16 | Apple Inc. | Device access using voice authentication |
| US10057736B2 (en) | 2011-06-03 | 2018-08-21 | Apple Inc. | Active transport based notifications |
| US8994660B2 (en) | 2011-08-29 | 2015-03-31 | Apple Inc. | Text correction processing |
| US10134385B2 (en) | 2012-03-02 | 2018-11-20 | Apple Inc. | Systems and methods for name pronunciation |
| US9483461B2 (en) | 2012-03-06 | 2016-11-01 | Apple Inc. | Handling speech synthesis of content for multiple languages |
| US9280610B2 (en) | 2012-05-14 | 2016-03-08 | Apple Inc. | Crowd sourcing information to fulfill user requests |
| US9721563B2 (en) | 2012-06-08 | 2017-08-01 | Apple Inc. | Name recognition system |
| US9495129B2 (en) | 2012-06-29 | 2016-11-15 | Apple Inc. | Device, method, and user interface for voice-activated navigation and browsing of a document |
| US9576574B2 (en) | 2012-09-10 | 2017-02-21 | Apple Inc. | Context-sensitive handling of interruptions by intelligent digital assistant |
| US9547647B2 (en) | 2012-09-19 | 2017-01-17 | Apple Inc. | Voice-based media searching |
| CN113470641B (zh) | 2013-02-07 | 2023-12-15 | 苹果公司 | 数字助理的语音触发器 |
| US9368114B2 (en) | 2013-03-14 | 2016-06-14 | Apple Inc. | Context-sensitive handling of interruptions |
| WO2014144949A2 (en) | 2013-03-15 | 2014-09-18 | Apple Inc. | Training an at least partial voice command system |
| WO2014144579A1 (en) | 2013-03-15 | 2014-09-18 | Apple Inc. | System and method for updating an adaptive speech recognition model |
| WO2014197334A2 (en) | 2013-06-07 | 2014-12-11 | Apple Inc. | System and method for user-specified pronunciation of words for speech synthesis and recognition |
| WO2014197336A1 (en) | 2013-06-07 | 2014-12-11 | Apple Inc. | System and method for detecting errors in interactions with a voice-based digital assistant |
| US9582608B2 (en) | 2013-06-07 | 2017-02-28 | Apple Inc. | Unified ranking with entropy-weighted information for phrase-based semantic auto-completion |
| WO2014197335A1 (en) | 2013-06-08 | 2014-12-11 | Apple Inc. | Interpreting and acting upon commands that involve sharing information with remote devices |
| US10176167B2 (en) | 2013-06-09 | 2019-01-08 | Apple Inc. | System and method for inferring user intent from speech inputs |
| KR101772152B1 (ko) | 2013-06-09 | 2017-08-28 | 애플 인크. | 디지털 어시스턴트의 둘 이상의 인스턴스들에 걸친 대화 지속성을 가능하게 하기 위한 디바이스, 방법 및 그래픽 사용자 인터페이스 |
| CN105265005B (zh) | 2013-06-13 | 2019-09-17 | 苹果公司 | 用于由语音命令发起的紧急呼叫的系统和方法 |
| CN105453026A (zh) | 2013-08-06 | 2016-03-30 | 苹果公司 | 基于来自远程设备的活动自动激活智能响应 |
| US9620105B2 (en) | 2014-05-15 | 2017-04-11 | Apple Inc. | Analyzing audio input for efficient speech and music recognition |
| US10592095B2 (en) | 2014-05-23 | 2020-03-17 | Apple Inc. | Instantaneous speaking of content on touch devices |
| US9502031B2 (en) | 2014-05-27 | 2016-11-22 | Apple Inc. | Method for supporting dynamic grammars in WFST-based ASR |
| US9430463B2 (en) | 2014-05-30 | 2016-08-30 | Apple Inc. | Exemplar-based natural language processing |
| US9633004B2 (en) | 2014-05-30 | 2017-04-25 | Apple Inc. | Better resolution when referencing to concepts |
| US10078631B2 (en) | 2014-05-30 | 2018-09-18 | Apple Inc. | Entropy-guided text prediction using combined word and character n-gram language models |
| US10170123B2 (en) | 2014-05-30 | 2019-01-01 | Apple Inc. | Intelligent assistant for home automation |
| WO2015184186A1 (en) | 2014-05-30 | 2015-12-03 | Apple Inc. | Multi-command single utterance input method |
| US9734193B2 (en) | 2014-05-30 | 2017-08-15 | Apple Inc. | Determining domain salience ranking from ambiguous words in natural speech |
| US10289433B2 (en) | 2014-05-30 | 2019-05-14 | Apple Inc. | Domain specific language for encoding assistant dialog |
| US9785630B2 (en) | 2014-05-30 | 2017-10-10 | Apple Inc. | Text prediction using combined word N-gram and unigram language models |
| US9842101B2 (en) | 2014-05-30 | 2017-12-12 | Apple Inc. | Predictive conversion of language input |
| US9760559B2 (en) | 2014-05-30 | 2017-09-12 | Apple Inc. | Predictive text input |
| US9715875B2 (en) | 2014-05-30 | 2017-07-25 | Apple Inc. | Reducing the need for manual start/end-pointing and trigger phrases |
| US10659851B2 (en) | 2014-06-30 | 2020-05-19 | Apple Inc. | Real-time digital assistant knowledge updates |
| US9338493B2 (en) | 2014-06-30 | 2016-05-10 | Apple Inc. | Intelligent automated assistant for TV user interactions |
| US10446141B2 (en) | 2014-08-28 | 2019-10-15 | Apple Inc. | Automatic speech recognition based on user feedback |
| US9818400B2 (en) | 2014-09-11 | 2017-11-14 | Apple Inc. | Method and apparatus for discovering trending terms in speech requests |
| US10789041B2 (en) | 2014-09-12 | 2020-09-29 | Apple Inc. | Dynamic thresholds for always listening speech trigger |
| US9886432B2 (en) | 2014-09-30 | 2018-02-06 | Apple Inc. | Parsimonious handling of word inflection via categorical stem + suffix N-gram language models |
| US9668121B2 (en) | 2014-09-30 | 2017-05-30 | Apple Inc. | Social reminders |
| US9646609B2 (en) | 2014-09-30 | 2017-05-09 | Apple Inc. | Caching apparatus for serving phonetic pronunciations |
| US10127911B2 (en) | 2014-09-30 | 2018-11-13 | Apple Inc. | Speaker identification and unsupervised speaker adaptation techniques |
| US10074360B2 (en) | 2014-09-30 | 2018-09-11 | Apple Inc. | Providing an indication of the suitability of speech recognition |
| US10552013B2 (en) | 2014-12-02 | 2020-02-04 | Apple Inc. | Data detection |
| US9711141B2 (en) | 2014-12-09 | 2017-07-18 | Apple Inc. | Disambiguating heteronyms in speech synthesis |
| US9865280B2 (en) | 2015-03-06 | 2018-01-09 | Apple Inc. | Structured dictation using intelligent automated assistants |
| US10567477B2 (en) | 2015-03-08 | 2020-02-18 | Apple Inc. | Virtual assistant continuity |
| US9886953B2 (en) | 2015-03-08 | 2018-02-06 | Apple Inc. | Virtual assistant activation |
| US9721566B2 (en) | 2015-03-08 | 2017-08-01 | Apple Inc. | Competing devices responding to voice triggers |
| US9899019B2 (en) | 2015-03-18 | 2018-02-20 | Apple Inc. | Systems and methods for structured stem and suffix language models |
| US9842105B2 (en) | 2015-04-16 | 2017-12-12 | Apple Inc. | Parsimonious continuous-space phrase representations for natural language processing |
| US10083688B2 (en) | 2015-05-27 | 2018-09-25 | Apple Inc. | Device voice control for selecting a displayed affordance |
| US10127220B2 (en) | 2015-06-04 | 2018-11-13 | Apple Inc. | Language identification from short strings |
| US10101822B2 (en) | 2015-06-05 | 2018-10-16 | Apple Inc. | Language input correction |
| US10186254B2 (en) | 2015-06-07 | 2019-01-22 | Apple Inc. | Context-based endpoint detection |
| US10255907B2 (en) | 2015-06-07 | 2019-04-09 | Apple Inc. | Automatic accent detection using acoustic models |
| US11025565B2 (en) | 2015-06-07 | 2021-06-01 | Apple Inc. | Personalized prediction of responses for instant messaging |
| US10671428B2 (en) | 2015-09-08 | 2020-06-02 | Apple Inc. | Distributed personal assistant |
| US10747498B2 (en) | 2015-09-08 | 2020-08-18 | Apple Inc. | Zero latency digital assistant |
| US9697820B2 (en) | 2015-09-24 | 2017-07-04 | Apple Inc. | Unit-selection text-to-speech synthesis using concatenation-sensitive neural networks |
| US10366158B2 (en) | 2015-09-29 | 2019-07-30 | Apple Inc. | Efficient word encoding for recurrent neural network language models |
| US11010550B2 (en) | 2015-09-29 | 2021-05-18 | Apple Inc. | Unified language modeling framework for word prediction, auto-completion and auto-correction |
| US11587559B2 (en) | 2015-09-30 | 2023-02-21 | Apple Inc. | Intelligent device identification |
| US10691473B2 (en) | 2015-11-06 | 2020-06-23 | Apple Inc. | Intelligent automated assistant in a messaging environment |
| US10049668B2 (en) | 2015-12-02 | 2018-08-14 | Apple Inc. | Applying neural network language models to weighted finite state transducers for automatic speech recognition |
| US10223066B2 (en) | 2015-12-23 | 2019-03-05 | Apple Inc. | Proactive assistance based on dialog communication between devices |
| US10446143B2 (en) | 2016-03-14 | 2019-10-15 | Apple Inc. | Identification of voice inputs providing credentials |
| US9934775B2 (en) | 2016-05-26 | 2018-04-03 | Apple Inc. | Unit-selection text-to-speech synthesis based on predicted concatenation parameters |
| US9972304B2 (en) | 2016-06-03 | 2018-05-15 | Apple Inc. | Privacy preserving distributed evaluation framework for embedded personalized systems |
| US10249300B2 (en) | 2016-06-06 | 2019-04-02 | Apple Inc. | Intelligent list reading |
| US10049663B2 (en) | 2016-06-08 | 2018-08-14 | Apple, Inc. | Intelligent automated assistant for media exploration |
| DK179309B1 (en) | 2016-06-09 | 2018-04-23 | Apple Inc | Intelligent automated assistant in a home environment |
| US10067938B2 (en) | 2016-06-10 | 2018-09-04 | Apple Inc. | Multilingual word prediction |
| US10509862B2 (en) | 2016-06-10 | 2019-12-17 | Apple Inc. | Dynamic phrase expansion of language input |
| US10490187B2 (en) | 2016-06-10 | 2019-11-26 | Apple Inc. | Digital assistant providing automated status report |
| US10192552B2 (en) | 2016-06-10 | 2019-01-29 | Apple Inc. | Digital assistant providing whispered speech |
| US10586535B2 (en) | 2016-06-10 | 2020-03-10 | Apple Inc. | Intelligent digital assistant in a multi-tasking environment |
| DK179343B1 (en) | 2016-06-11 | 2018-05-14 | Apple Inc | Intelligent task discovery |
| DK179415B1 (en) | 2016-06-11 | 2018-06-14 | Apple Inc | Intelligent device arbitration and control |
| DK179049B1 (en) | 2016-06-11 | 2017-09-18 | Apple Inc | Data driven natural language event detection and classification |
| DK201670540A1 (en) | 2016-06-11 | 2018-01-08 | Apple Inc | Application integration with a digital assistant |
| US10593346B2 (en) | 2016-12-22 | 2020-03-17 | Apple Inc. | Rank-reduced token representation for automatic speech recognition |
| DK179745B1 (en) | 2017-05-12 | 2019-05-01 | Apple Inc. | SYNCHRONIZATION AND TASK DELEGATION OF A DIGITAL ASSISTANT |
| DK201770431A1 (en) | 2017-05-15 | 2018-12-20 | Apple Inc. | Optimizing dialogue policy decisions for digital assistants using implicit feedback |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3566153A (en) * | 1969-04-30 | 1971-02-23 | Texas Instruments Inc | Programmable sequential logic |
| US4006466A (en) * | 1975-03-26 | 1977-02-01 | Honeywell Information Systems, Inc. | Programmable interface apparatus and method |
| US4034354A (en) * | 1975-11-21 | 1977-07-05 | The Bendix Corporation | Programmable interface controller for numerical machine systems |
| US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
| US4144561A (en) * | 1977-07-08 | 1979-03-13 | Xerox Corporation | Chip topography for MOS integrated circuitry microprocessor chip |
| US4127896A (en) * | 1977-08-10 | 1978-11-28 | Bunker Ramo Corporation | Bidirectional interface utilizing read-only memory, decoder and multiplexer |
| US4188665A (en) * | 1977-11-29 | 1980-02-12 | International Business Machines Corporation | Programmable communications subsystem |
| US4156796A (en) * | 1977-11-29 | 1979-05-29 | International Business Machines Corporation | Programmable data processing communications multiplexer |
| US4179738A (en) * | 1978-06-23 | 1979-12-18 | International Business Machines Corporation | Programmable control latch mechanism for a data processing system |
| US4225919A (en) * | 1978-06-30 | 1980-09-30 | Motorola, Inc. | Advanced data link controller |
| US4254473A (en) * | 1979-01-29 | 1981-03-03 | Allen-Bradley Company | Rack adapter for serially connected I/O interface racks |
| US4794558A (en) * | 1979-06-12 | 1988-12-27 | Motorola, Inc. | Microprocessor having self-programmed eprom |
| DE2939411C2 (de) * | 1979-09-28 | 1982-09-02 | Siemens AG, 1000 Berlin und 8000 München | Datenverarbeitungsanlage mit virtueller Speicheradressierung |
| US4334157A (en) * | 1980-02-22 | 1982-06-08 | Fairchild Camera And Instrument Corp. | Data latch with enable signal gating |
| US4393443A (en) * | 1980-05-20 | 1983-07-12 | Tektronix, Inc. | Memory mapping system |
| US4443845A (en) * | 1980-06-26 | 1984-04-17 | Texas Instruments Incorporated | Memory system having a common interface |
| US4390963A (en) * | 1980-09-15 | 1983-06-28 | Motorola, Inc. | Interface adapter architecture |
| US4442502A (en) * | 1981-03-30 | 1984-04-10 | Datapoint Corporation | Digital information switching system |
| US4400794A (en) * | 1981-11-17 | 1983-08-23 | Burroughs Corporation | Memory mapping unit |
| US4473878A (en) * | 1981-11-23 | 1984-09-25 | Motorola, Inc. | Memory management unit |
| US4488256A (en) * | 1981-11-23 | 1984-12-11 | Motorola, Inc. | Memory management unit having means for detecting and preventing mapping conflicts |
| JPS58102381A (ja) * | 1981-12-15 | 1983-06-17 | Nec Corp | バツフアメモリ |
| US4670855A (en) * | 1982-02-24 | 1987-06-02 | Digital Equipment Corporation | Interchangeable interface circuit structure |
| US4453229A (en) * | 1982-03-11 | 1984-06-05 | Grumman Aerospace Corporation | Bus interface unit |
| BG35575A1 (en) * | 1982-04-26 | 1984-05-15 | Kasabov | Multimicroprocessor system |
| US4485439A (en) * | 1982-07-27 | 1984-11-27 | S.A. Analis | Standard hardware-software interface for connecting any instrument which provides a digital output stream with any digital host computer |
| US4625308A (en) * | 1982-11-30 | 1986-11-25 | American Satellite Company | All digital IDMA dynamic channel allocated satellite communications system and method |
| US4751671A (en) * | 1983-02-14 | 1988-06-14 | Prime Computer, Inc. | Size configurable data storage system |
| US4638451A (en) * | 1983-05-03 | 1987-01-20 | Texas Instruments Incorporated | Microprocessor system with programmable interface |
| US4587609A (en) * | 1983-07-01 | 1986-05-06 | Honeywell Information Systems Inc. | Lockout operation among asynchronous accessers of a shared computer system resource |
| US4675808A (en) * | 1983-08-08 | 1987-06-23 | American Telephone And Telegraph Company At&T Bell Laboratories | Multiplexed-address interface for addressing memories of various sizes |
| US4570220A (en) * | 1983-11-25 | 1986-02-11 | Intel Corporation | High speed parallel bus and data transfer method |
| DE3347357A1 (de) * | 1983-12-28 | 1985-07-11 | Siemens AG, 1000 Berlin und 8000 München | Einrichtung zum vergeben von adressen an steckbare baugruppen |
| US4617479B1 (en) * | 1984-05-03 | 1993-09-21 | Altera Semiconductor Corp. | Programmable logic array device using eprom technology |
| US4609986A (en) * | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
| US4670748A (en) * | 1985-08-09 | 1987-06-02 | Harris Corporation | Programmable chip select decoder |
| US4920483A (en) * | 1985-11-15 | 1990-04-24 | Data General Corporation | A computer memory for accessing any word-sized group of contiguous bits |
| US4853846A (en) * | 1986-07-29 | 1989-08-01 | Intel Corporation | Bus expander with logic for virtualizing single cache control into dual channels with separate directories and prefetch for different processors |
| US4727977A (en) * | 1986-08-18 | 1988-03-01 | Arnson Robert S | Cover for a grain conveyor hopper |
| US4825054A (en) * | 1988-02-16 | 1989-04-25 | Datacard Corporation | Method and apparatus for parallel integrated circuit card initialization and embossing |
-
1988
- 1988-07-21 US US07/222,565 patent/US5111423A/en not_active Expired - Lifetime
-
1989
- 1989-07-06 EP EP89306840A patent/EP0351984B1/en not_active Expired - Lifetime
- 1989-07-06 DE DE68920652T patent/DE68920652D1/de not_active Expired - Lifetime
- 1989-07-20 JP JP1186182A patent/JPH02161549A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0351984A3 (en) | 1991-05-08 |
| EP0351984A2 (en) | 1990-01-24 |
| US5111423A (en) | 1992-05-05 |
| EP0351984B1 (en) | 1995-01-18 |
| DE68920652D1 (de) | 1995-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02161549A (ja) | コンピュータシステムの周辺回路カード用プログラマブルインタフェース | |
| CA1335843C (en) | Programmable option select | |
| KR100375217B1 (ko) | 전기적으로 재기입 가능한 불휘발성 메모리를 구비하는마이크로컨트롤러 | |
| US5038320A (en) | Computer system with automatic initialization of pluggable option cards | |
| US8185728B2 (en) | System boot using NAND flash memory and method thereof | |
| KR100466980B1 (ko) | 낸드 플래시 메모리 장치 | |
| JPH11203204A (ja) | 読出しおよび／または書込み保護可能領域を含む電気的に消去再書込み可能な不揮発性メモリ、ならびにこのメモリを内蔵した電子システム | |
| US5812867A (en) | Integrated circuit comprising a microprocessor, a memory and internal configurable peripherals | |
| US5604880A (en) | Computer system with a memory identification scheme | |
| US20020073372A1 (en) | General port capable of implementing the jtag protocol | |
| JPH0628297A (ja) | コンピュータアダプタカードおよびそれを用いるコンピュータシステム | |
| JPH0472271B2 (ja) | ||
| US6925558B2 (en) | System and method for selecting and loading configuration data into a register through the use of a first and second reset signal | |
| US7971024B2 (en) | Off-chip micro control and interface in a multichip integrated memory system | |
| JPS61112221A (ja) | 書込可能リ−ドオンリメモリにおける多重書込可能初期化ワ−ド | |
| US6938117B2 (en) | Tri-stating output buffer during initialization of synchronous memory | |
| US6400611B1 (en) | Independent asynchronous boot block for synchronous non-volatile memory devices | |
| US7200743B1 (en) | Simultaneous initialization of a plurality of memory elements from among a plurality of initialization values | |
| US5781492A (en) | System and method for mapping memory to DRAM after system boot from non-volatile memory | |
| US11593284B2 (en) | Method for managing an operation for modifying the stored content of a memory device, and corresponding memory device | |
| JP4328790B2 (ja) | 半導体集積回路 | |
| JP3711691B2 (ja) | マイクロコントローラ | |
| JPS623363A (ja) | 再構成可能な入出力装置 | |
| JP2002149486A (ja) | メモリシステム | |
| JPH11102327A (ja) | マイクロコンピュータ |