JPH02158127A - 電界効果トランジスタを有する半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電界効果トランジスタを有する半導体装置に
関し、特にＭＯ８型半導体装置の製造工程における、不
純物イオン注入時のチャージアップによるゲート酸化膜
破壊の防止が図られた電界効果トランジスタを有する半
導体装置に関するものである。

［従来の技術］ 第３図は、従来の電界効果トランジスタを有する半導体
装置の製造工程において、不純物イオン注入時の半導体
基板上のレイアウトを示す部分平面図である。図におい
て、Ｐ型シリコン基板７の上には、多結晶シリコンから
形成されたゲート電極１と、ゲート電極１の下方に互い
に間隔を隔てて形成されるＮ型不純物領域としてのソー
ス領域２およびドレイン領域３とから構成されるＮチャ
ネルＭＯ８）ランジスタが配置されている。このＮチャ
ネルＭＯＳトランジスタを構成するゲート電極１に電気
的に接続されるように、多結晶シリコンによって形成さ
れた配線層６がＰ型シリコン基板１の上に形成されてい
る。

第４Ａ図は第３図のＩＶＡ−ＩＶＡ線における断面を示
す部分断面図、第４Ｂ図は第３図のＩＶＢ　−ＩＶＢ線
における断面を示す部分断面図である。第４Ａ図を参照
して、Ｐ型シリコン基板７の上には各ＭＯ８）ランジス
タを分離するためにフィールド酸化膜５が厚い膜厚を有
するように形成されている。このフィールド酸化膜５の
上には配線層６が形成されている。次に、第４Ｂ図を参
照して、Ｐ型シリコン基板７の上には、各ＭＯＳ）ラン
ジスタを分離するために厚いフィールド酸化膜５が間隔
を隔てて形成されている。このフィールド酸化膜５の間
に形成されるＮチャネルＭＯＳトランジスタは、Ｐ型シ
リコン基板７の上にゲート酸化膜４を介して形成された
ゲート電極１と、そのゲート電極１の下方に互いに間隔
を隔てて形成されるＮ型不純物領域としてのソース領域
２およびドレイン領域３とから構成される。

次に、第３図、第４Ａ図および第４Ｂ図に示される構造
を有するシリコン基板にＮ型不純物イオンが注入される
工程について説明する。このＮ型不純物イオン注入工程
は、ＮチャネルＭＯＳトランジスタを構成するソース領
域２およびドレイン領域３を形成するために行なわれる
。このイオン注入工程においては、電荷を帯びたイオン
がＰ型シリコン基板７の上方から注入される。そのため
、Ｐ型シリコン基板７の表面上に注入される不純物イオ
ンはソース領域２およびドレイン領域３を形成するが、
Ｐ型シリコン基板７の上に形成された多結晶シリコンか
らなる配線層６やゲート電極１に注入されたイオンは配
線層６やゲート電極１を正電位にチャージアップする。

これは、配線層６やゲート電極１がシリコン基板７の上
にフィールド酸化膜５やゲート酸化膜４を介して形成さ
れているので、電荷が配線層６やゲート電極１から逃げ
ることができないためである。

このようにして、チャージアップされた配線層６とシリ
コン基板７、およびチャージアップされたゲート電極１
とシリコン基板７は、それぞれキャパシタを構成する。

これらのキャパシタの等価回路は第４Ｃ図に示されてい
る。第４Ｃ図を参照して、Ｃ，は配線層６とシリコン基
板７とから構成されるキャパシタを示し、Ｃ２はゲート
電極１とシリコン基板７とから構成されるキャパシタを
示す。今、キャパシタＣ，，Ｃ２の対向電極の面積をそ
れぞれＳ４．Ｓ２、キャパシタＣＩの対向電極間距離、
すなわち、フィールド酸化膜５の膜厚をｄ７、キャパシ
タＣ２の対向電極間距離、すなわち、ゲート酸化膜４の
膜厚をｄ２とする。このとき、フィールド酸化膜５にか
かる電界Ｅ１は、Ｅ、−Ｖ／ｄ、で示され、同様に、ゲ
ート酸化膜４にかかる電界Ｅ２は、Ｅ２−Ｖ／ｄ２で表
わされる。

［発明が解決しようとする課題］ 上述のように構成されるシリコン基板にイオン注入が行
なわれると、フィールド酸化膜５、およびゲート酸化膜
４に電界が発生する。この場合、ゲート酸化膜４の膜厚
はフィールド酸化膜５の膜厚と比べて非常に小さいので
、すなわちｄ、〉〉ｄ２であるため、ゲート酸化膜４に
かかる電界が、フィールド酸化膜５にかかる電界に比べ
て非常に大きくなる。すなわち、Ｅ２＞＞Ｅ、となる。

このとき、その電界強度が〜１０　Ｍ　ｅ　Ｖ　／　ｃ
　ｍ程度になると、酸化膜の絶縁破壊が起こる。ゲート
酸化膜４にかかる電界Ｅ２が１０ＭｅＶ／ｃｍ程度にな
ると、ゲート酸化膜が破壊される。この破壊現象は、通
常、第３図で示されるように、配線層６の平面積が大き
いと起こりやすい。すなわち、配線層６の平面積が大き
いとチャージアップが容易に起こり、それによって発生
する電界強度も大きくなるので、ゲート酸化膜の破壊が
起こりやすい。たとえば、Ｓ１≧８２×１００の場合、
特にゲート酸化膜の破壊が起きやすい。これは、シリコ
ン基板から発生する２次電子や、空間中の電子による中
性化が起こりにくくなり、チャージアップが趙こりやす
くなるためである。

そこで、この発明は上記のような問題点を解消するため
になされたもので、半導体装置の製造工程における不純
物イオン注入時のゲート酸化膜破壊を低減することが可
能な電界効果トランジスタを有する半導体装置を提供す
ることを目的とする。

［課題を解決するための手段］ この発明に従った電界効果トランジスタを有する半導体
装置は、主表面を有する第１導電型の半導体基板と、第
１および第２のゲート電極と、第２導電型の第１および
第２の不純物領域と、第２導電型の第３および第４の不
純物領域と、配線層とを備えている。第１および第２の
ゲート電極は、半導体基板の主表面上に絶縁膜を介して
多結晶シリコンによって形成されている。第１および第
２の不純物領域は、第１のゲート電極の下方に互いに間
隔を隔てて、半導体基板の主表面上に形成されている。

第３および第４の不純物領域は、第２のゲート電極の下
方に互いに間隔を隔てて、半導体基板の主表面上に形成
されている。配線層は、第１のゲート電極に電気的に接
続され、かつ多結晶シリコンによって形成されている。

第２のゲート電極は、配線層および第１のゲート電極の
近傍において、配線層および第１のゲート電極と電気的
に遊離した状態で形成されている。また、第２のゲート
電極は、第１、第２、第３および第４の不純物領域の形
成時において不純物イオン注入のマスクとして半導体基
板の主表面上に形成されるレジスト膜を介して、第１の
ゲート電極と電気的に接続される位置に形成されている
。

［作用］ この発明においては、第１のゲート電極と、第２導電型
の第１および第２の不純物領域とが、配線層に電気的に
接続される電界効果トランジスタを構成する。一方、第
２のゲート電極と、第２導電型の第３および第４の不純
物領域とは、配線層や第１のゲート電極と電気的に遊離
した電界効果トランジスタを構成する。この電気的に遊
離した状態で形成される電界効果トランジスタを構成す
る第２のゲート電極は、不純物イオン注入時において、
レジスト膜を介して第１のゲート電極と電気的に接続さ
れる。そのため、不純物イオン注入時において第１のゲ
ート電極と第２のゲート電極のチャージアップによって
発生する電界の強度は同じになる。したがって、電気的
に遊離した状態で形成された電界効果トランジスタと、
配線層に接続された電界効果トランジスタにおいて、イ
オン注入時におけるチャージアップによってゲート酸化
膜が破壊される確率は同じとなる。その結果、配線層に
接続された電界効果トランジスタのゲート酸化膜が破壊
される確率は低減され得る。

［実施例］ 第１図はこの発明に従った不純物イオン注入時における
シリコン基板上のレイアウトを示す部分平面図である。

第２Ａ図は第１図のＩＩＡ−ｎＡ線における断面を示す
部分断面図、第２Ｂ図は第１図のＩＩＢ−ＩＩＢ線にお
ける断面を示す部分断面図である。以下、第１図、第２
Ａ図および第２Ｂ図を参照してこの発明の一実施例を説
明する。

Ｐ型シリコン基板７の上には、配線層と接続されるＮチ
ャネルＭＯＳトランジスタと、配線層と電気的に遊離し
た状態で形成されるダミーのＮチャネルＭＯ８）ランジ
スタとが配置されている。

配線層と接続されるＮチャネルＭＯＳトランジスタは、
Ｐ型シリコン基板７の上にゲート酸化膜４を介して多結
晶シリコンによって形成されたゲート電極１と、ゲート
電極１の下方に互いに間隔を隔ててＰ型シリコン基板７
の上に形成されるＮ型不純物領域としてのソース領域２
およびドレイン領域３とから構成されている。ゲート電
極１は、多結晶シリコンからなり、厚いフィールド酸化
膜５の上に形成された配線層６に電気的に接続されてい
る。一方、厚いフィールド酸化膜５によって素子分離さ
れたダミーのＮチャネルＭＯＳトランジスタが、ゲート
電極１および配線層６の近傍に配置されている。このダ
ミーのＮチャネルＭＯ３トランジスタは、Ｐ型シリコン
基板の上にゲート酸化膜１１を介して多結晶シリコンか
ら形成されたゲート電極８と、ゲート電極８の下方に互
いに間隔を隔てて形成されるＮ型不純物領域としてのソ
ース領域９およびドレイン領域１０とによって構成され
る。ゲート電極８は配線層６およびゲート電極１に電気
的に接続されていない。また、Ｎ型不純物領域２．　３
．　９．　１０を形成するために、不純物イオン注入時
においてマスクとして使用されるレジスト膜１２が配線
層６を覆うようにＰ型シリコン基板７の上に形成されて
いる。ダミーのＮチャネルＭＯＳトランジスタを構成す
るゲート電極８は、レジスト膜１２を介して、ゲート電
極１および配線層６と接続されるようになっている。

このようにして、不純物イオン注入時においてシリコン
基板の上に、配線層と接続されるＮチャネルＭＯＳ）ラ
ンジスタと、電気的に遊離した状態で形成されるダミー
のＮチャネルＭＯＳトランジスタとが構成されている。

この場合、レジスト膜１２とシリコン基板７、ゲート電
極１とシリコン基板７、およびゲート電極８とシリコン
基板７は、それぞれキャパシタを構成する。それぞれの
キャパシタの等両回路は第２Ｃ図に示されている。

図において、Ｃａはレジスト膜１２とシリコン基板７と
によって構成されるキャパシタを示し、Ｃ２はゲート電
極１とシリコン基板７とによって構成されるキャパシタ
、Ｃ４はダミートランジスタを構成するゲート電極８と
シリコン基板７とによって構成されるキャパシタを示し
ている。それぞれのキャパシタの対向電極間距離は、そ
れぞれ、’３　ｒ　　ｄ２　ｒ　　ｄ４である。すなわ
ち、ｄ、はフィールド酸化膜５の膜厚、ｄ２はゲート酸
化膜４の膜厚、ｄ４はゲート酸化膜１１の膜厚を示して
いる。

従来と同様に、Ｎ型不純物領域としてのソース領域およ
びドレイン領域２．３．９．１０を形成するためにＮ型
不純物イオンがＰ型シリコン基板７の上方から注入され
る。このとき、レジスト膜１２、ゲート電極１およびゲ
ート電極８は、イオン注入によってチャージアップされ
、正電位に帯電する。さらに、イオン注入が進行するに
つれて、レジスト膜１２の抵抗値は、１０８〜１０９Ω
／ａｍ程度まで低下する。すなわち、レジスト膜１２は
導電性を有するようになる。そのため、レジスト膜１２
とゲート電極１，８とは電気的に接続され、すべて同一
の正電位■に帯電した状態となる。

今、Ｃ２，Ｃ，、Ｃ，を構成するそれぞれの絶縁膜に加
わる電界をＥ２．Ｅ、、Ｅ、とすれば、Ｅ２−Ｖ／ｄ２
　、Ｅ、ｍＶ／ｄ３　、Ｅ４　ｍＶ／ｄ４で示される。

ここで、キャパシタＣ３を構成するフィールド酸化膜５
の膜厚は、キャパシタＣ２゜Ｃ４それぞれを構成するゲ
ート酸化膜４，１１の膜厚に比べて非常に大きいので、
すなわち％ｄ。

＞＞ｄ２ｍｄ４であるので、ゲート酸化膜４，１１に加
わる電界の強さは同じとなり、フィールド酸化膜５に加
わる電界の強さに比べて大きくなる。

すなわち、Ｅ２−Ｅ４＞＞Ｅ、となる。したがって、不
純物イオン注入時におけるチャージアップによって、配
線層に接続されているＮチャネルＭＯＳ）ランジスタの
ゲート酸化＄４と、ダミーのＮチャネルＭＯＳ）ランジ
スタのゲート酸化膜１１、それぞれの破壊される確率は
同じとなる。その結果、イオン注入時におけるチャージ
アップによって、使用されるべきＮチャネルＭＯＳトラ
ンジスタの破壊される確率が低減され得る。なお、ダミ
ーのトランジスタが破壊された場合、チャージアップし
た電荷は、このダミーのトランジスタをリークバスとし
てシリコン基板側に逃げるため、チャージアップが低減
される。それによって、本来、使用されるべきトランジ
スタが破壊されるのを防止することが可能となる。また
、ダミーのトランジスタのゲート電極の平面積を、使用
されるべきトランジスタのそれに比べて小さくするのが
好ましい。

なお、上記実施例においては、Ｐ型シリコン基板の上に
ＮチャネルＭＯＳトランジスタを形成する場合について
示しているが、Ｎ型シリコン基板の上にＰチャネルＭＯ
Ｓ）ランジスタを形成する場合についても同様の効果を
奏する。また、シリコン基板の上にＣＭＯＳ）ランジス
タが形成される場合についても、上記実施例と同様の効
果を奏する。

［発明の効果］ 以上のように、この発明によればイオン注入時における
チャージアップによってゲート酸化膜破壊が起こる確率
を、ダミーのトランジスタを形成することによって低減
することが可能になる。なお、この場合、形成されるダ
ミーのトランジスタの数を増やせば、本来、使用される
べきトランジスタの破壊される確率をさらに低減するこ
とが可能になる。

【図面の簡単な説明】

第１図はこの発明の一実施例による不純物イオン注入時
におけるシリコン基板上のレイアウトを示す部分平面図
である。 第２Ａ図は第１図のｍＡ−ｍＡ線における断面を示す部
分断面図である。 第２Ｂ図は第１図のＩＩＢ−ｎＢ線における断面を示す
部分断面図である。 第２Ｃ図はこの発明の一実施例による不純物イオン注入
時に構成されるキャパシタの等価回路を示す回路図であ
る。 第３図は、従来の不純物イオン注入時におけるシリコン
基板上のレイアウトを示す部分平面図である。 第４Ａ図は第３図のＩＶＡ−ＩＶＡ線における断面を示
す部分断面図である。 第４Ｂ図は第３図のＩＶＢ−ＩＶＢ線における断面を示
す部分断面図である。 第４Ｃ図は従来の不純物イオン注入時に構成されるキャ
パシタの等価回路を示す回路図である。 図において、１，８はゲート電極、２，９はソース領域
、３．１０はドレイン領域、４，１１はゲート酸化膜、
５はフィールド酸化膜、６は配線層、７はＰ型シリコン
基板、１２はレジスト膜である。 なお、各図中、同一符号は同一または相当部分を示す。 第３図 第４Ａ図 第４８図

Claims (1)

1. 【特許請求の範囲】 　電界効果トランジスタを有する半導体装置であって、 主表面を有する第１導電型の半導体基板と、前記半導体
   基板の主表面上に絶縁膜を介して多結晶シリコンによっ
   て形成された第１および第２のゲート電極と、 前記第１のゲート電極の下方に互いに間隔を隔てて、前
   記半導体基板の主表面上に形成された第２導電型の第１
   および第２の不純物領域と、前記第２のゲート電極の下
   方に互いに間隔を隔てて、前記半導体基板の主表面上に
   形成された第２導電型の第３および第４の不純物領域と
   、前記第１のゲート電極に電気的に接続され、かつ多結
   晶シリコンによって形成された配線層とを備え、 前記第２のゲート電極は、前記配線層および前記第１の
   ゲート電極の近傍において、前記配線層および前記第１
   のゲート電極と電気的に遊離した状態で、かつ前記第１
   、第２、第３および第４の不純物領域の形成時において
   不純物イオン注入のマスクとして前記半導体基板の主表
   面上に形成されるレジスト膜を介して、前記第１のゲー
   ト電極と電気的に接続される位置に形成されている、電
   界効果トランジスタを有する半導体装置。