JPH09167802A - 静電破壊保護回路とその製造方法 - Google Patents
静電破壊保護回路とその製造方法Info
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- JPH09167802A JPH09167802A JP7327480A JP32748095A JPH09167802A JP H09167802 A JPH09167802 A JP H09167802A JP 7327480 A JP7327480 A JP 7327480A JP 32748095 A JP32748095 A JP 32748095A JP H09167802 A JPH09167802 A JP H09167802A
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- Japan
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- mos transistor
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- protection circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 周辺回路部のＭＯＳトランジスタのしきい値
の上昇を招くことなしに静電破壊保護回路の基板濃度を
高め、静電破壊耐性を向上させる。 【解決手段】 Ｐ型の半導体基板１上の静電破壊保護回
路形成領域（Ａ）のチャネル領域にボロンイオン（11Ｂ
+ ）を注入してｎ+ 型ソース・ドレイン拡散層１７、１
８近傍の基板濃度を高くしてソース・ドレイン拡散層と
基板との空乏層幅を狭めたものである。
の上昇を招くことなしに静電破壊保護回路の基板濃度を
高め、静電破壊耐性を向上させる。 【解決手段】 Ｐ型の半導体基板１上の静電破壊保護回
路形成領域（Ａ）のチャネル領域にボロンイオン（11Ｂ
+ ）を注入してｎ+ 型ソース・ドレイン拡散層１７、１
８近傍の基板濃度を高くしてソース・ドレイン拡散層と
基板との空乏層幅を狭めたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、静電破壊保護回路
とその製造方法に関し、特に静電破壊耐性の向上をはか
る技術に関する。
とその製造方法に関し、特に静電破壊耐性の向上をはか
る技術に関する。
【０００２】
【従来の技術】一般に、図１１に示すようにパッド（Ｐ
ＡＤ）５１から侵入した静電荷により内部回路５２が破
壊されるのを防ぐために、静電破壊保護回路５３が設け
られている。この回路は、外部から印加された静電荷を
素早く逃し、内部回路を保護する働きをする。従って、
静電荷をいかにうまく逃がしてやるかということが、保
護回路には要求される。
ＡＤ）５１から侵入した静電荷により内部回路５２が破
壊されるのを防ぐために、静電破壊保護回路５３が設け
られている。この回路は、外部から印加された静電荷を
素早く逃し、内部回路を保護する働きをする。従って、
静電荷をいかにうまく逃がしてやるかということが、保
護回路には要求される。
【０００３】図１２は静電破壊保護回路デバイスの断面
図を示し、ドレイン５５（ソース５６）と基板５７との
不純物変化を急にし空乏層幅を狭くすると、ドレイン５
５に印加された静電荷は基板５７に抜け易くなる。その
ため一般に、静電破壊保護回路は図１２に示すようにｎ
+ 型ソース・ドレインを形成するシングルドレイン構造
となっている。
図を示し、ドレイン５５（ソース５６）と基板５７との
不純物変化を急にし空乏層幅を狭くすると、ドレイン５
５に印加された静電荷は基板５７に抜け易くなる。その
ため一般に、静電破壊保護回路は図１２に示すようにｎ
+ 型ソース・ドレインを形成するシングルドレイン構造
となっている。
【０００４】しかし、シングルドレイン構造にしただけ
では、まだ静電荷の抜けが悪く、静電破壊耐性が弱いと
いう問題があった。そのため、基板側の不純物濃度を高
くする必要があるが、単純に基板濃度を高くしたのでは
周辺回路部のＮチャネル型ＭＯＳトランジスタのしきい
値が高くなってしまうという不都合が生じる。
では、まだ静電荷の抜けが悪く、静電破壊耐性が弱いと
いう問題があった。そのため、基板側の不純物濃度を高
くする必要があるが、単純に基板濃度を高くしたのでは
周辺回路部のＮチャネル型ＭＯＳトランジスタのしきい
値が高くなってしまうという不都合が生じる。
【０００５】
【発明が解決しようとする課題】従って、本発明は周辺
回路部のＮチャネル型ＭＯＳトランジスタのしきい値の
上昇を招くことなしに静電破壊保護回路の基板濃度を高
め、静電破壊耐性を向上させることを目的とする。
回路部のＮチャネル型ＭＯＳトランジスタのしきい値の
上昇を招くことなしに静電破壊保護回路の基板濃度を高
め、静電破壊耐性を向上させることを目的とする。
【０００６】
【課題を解決するための手段】そこで、本発明の静電破
壊保護回路は、一導電型の半導体基板上の静電破壊保護
回路のチャネル領域に不純物を注入してソース・ドレイ
ン近傍の基板濃度を高くしてソース・ドレインと基板と
の空乏層幅を狭めたものである。また、本発明の静電破
壊保護回路の製造方法は、一導電型の半導体基板上の一
導電型ＭＯＳトランジスタ形成領域及び静電破壊保護回
路形成領域をそれぞれ分離する素子分離膜を形成し、該
一導電型ＭＯＳトランジスタ及び静電破壊保護回路の各
素子形成領域上にゲート酸化膜を形成した後に、前記基
板全面に前記一導電型ＭＯＳトランジスタのしきい値調
整用の不純物を注入する。続いて、前記一導電型ＭＯＳ
トランジスタ及び静電破壊保護回路の各素子形成領域上
にＭＯＳトランジスタを形成するものである。
壊保護回路は、一導電型の半導体基板上の静電破壊保護
回路のチャネル領域に不純物を注入してソース・ドレイ
ン近傍の基板濃度を高くしてソース・ドレインと基板と
の空乏層幅を狭めたものである。また、本発明の静電破
壊保護回路の製造方法は、一導電型の半導体基板上の一
導電型ＭＯＳトランジスタ形成領域及び静電破壊保護回
路形成領域をそれぞれ分離する素子分離膜を形成し、該
一導電型ＭＯＳトランジスタ及び静電破壊保護回路の各
素子形成領域上にゲート酸化膜を形成した後に、前記基
板全面に前記一導電型ＭＯＳトランジスタのしきい値調
整用の不純物を注入する。続いて、前記一導電型ＭＯＳ
トランジスタ及び静電破壊保護回路の各素子形成領域上
にＭＯＳトランジスタを形成するものである。
【０００７】更に、本発明の静電破壊保護回路の製造方
法は、一導電型の半導体基板上の一導電型ＭＯＳトラン
ジスタ形成領域と逆導電型ＭＯＳトランジスタ形成領域
及び静電破壊保護回路形成領域をそれぞれ分離する素子
分離膜を形成し、該一導電型ＭＯＳトランジスタと逆導
電型ＭＯＳトランジスタ及び静電破壊保護回路の各素子
形成領域上にゲート酸化膜を形成した後に、前記一導電
型ＭＯＳトランジスタ形成領域上にレジスト膜を形成
し、該レジスト膜をマスクにして逆導電型ＭＯＳトラン
ジスタのしきい値調整用の不純物を注入する。続いて、
前記逆導電型ＭＯＳトランジスタ形成領域上にレジスト
膜を形成し、該レジスト膜をマスクにして一導電型ＭＯ
Ｓトランジスタのしきい値調整用の不純物を注入する。
そして、前記一導電型ＭＯＳトランジスタと逆導電型Ｍ
ＯＳトランジスタ及び静電破壊保護回路の各素子形成領
域上にＭＯＳトランジスタを形成するものである。
法は、一導電型の半導体基板上の一導電型ＭＯＳトラン
ジスタ形成領域と逆導電型ＭＯＳトランジスタ形成領域
及び静電破壊保護回路形成領域をそれぞれ分離する素子
分離膜を形成し、該一導電型ＭＯＳトランジスタと逆導
電型ＭＯＳトランジスタ及び静電破壊保護回路の各素子
形成領域上にゲート酸化膜を形成した後に、前記一導電
型ＭＯＳトランジスタ形成領域上にレジスト膜を形成
し、該レジスト膜をマスクにして逆導電型ＭＯＳトラン
ジスタのしきい値調整用の不純物を注入する。続いて、
前記逆導電型ＭＯＳトランジスタ形成領域上にレジスト
膜を形成し、該レジスト膜をマスクにして一導電型ＭＯ
Ｓトランジスタのしきい値調整用の不純物を注入する。
そして、前記一導電型ＭＯＳトランジスタと逆導電型Ｍ
ＯＳトランジスタ及び静電破壊保護回路の各素子形成領
域上にＭＯＳトランジスタを形成するものである。
【０００８】
【発明の実施の形態】以下、本発明の静電破壊保護回路
とその製造方法の一実施の形態について図１乃至図１０
の図面に基づき説明する。先ず、図１に示すように一導
電型、例えばＰ型の半導体基板１に静電破壊保護回路形
成領域（Ａ）、Ｎチャネル型ＭＯＳトランジスタ形成領
域（Ｂ）及びＰチャネル型ＭＯＳトランジスタ形成領域
（Ｃ）の各素子形成領域を分離するため、素子分離膜と
してのＬＯＣＯＳ酸化膜３を形成する。尚、前記基板１
の濃度は、１Ｅ１６／ｃｍ3 乃至１Ｅ１７／ｃｍ3
（尚、１Ｅ１６は１かける１０の１６乗の意であり、以
下同様とする。）に設定されており、前記Ｐチャネル型
ＭＯＳトランジスタ形成領域（Ｃ）には、Ｎウエル領域
２が形成されている。
とその製造方法の一実施の形態について図１乃至図１０
の図面に基づき説明する。先ず、図１に示すように一導
電型、例えばＰ型の半導体基板１に静電破壊保護回路形
成領域（Ａ）、Ｎチャネル型ＭＯＳトランジスタ形成領
域（Ｂ）及びＰチャネル型ＭＯＳトランジスタ形成領域
（Ｃ）の各素子形成領域を分離するため、素子分離膜と
してのＬＯＣＯＳ酸化膜３を形成する。尚、前記基板１
の濃度は、１Ｅ１６／ｃｍ3 乃至１Ｅ１７／ｃｍ3
（尚、１Ｅ１６は１かける１０の１６乗の意であり、以
下同様とする。）に設定されており、前記Ｐチャネル型
ＭＯＳトランジスタ形成領域（Ｃ）には、Ｎウエル領域
２が形成されている。
【０００９】続いて、図２に示すように静電破壊保護回
路形成領域（Ａ）、Ｎチャネル型ＭＯＳトランジスタ形
成領域（Ｂ）及びＰチャネル型ＭＯＳトランジスタ形成
領域（Ｃ）の各素子形成領域上にゲート酸化膜４を形成
した後に、Ｐチャネル型ＭＯＳトランジスタ形成領域
（Ｃ）上にレジスト膜５を形成し、該レジスト膜５をマ
スクにしてＮチャネル型ＭＯＳトランジスタのしきい値
調整用のＰ型不純物、例えば、ボロンイオン（11Ｂ+ ）
をおよそ８０ＫｅＶの加速電圧で、８Ｅ１１／ｃｍ2 注
入して、チャネルイオン注入層５を形成する。
路形成領域（Ａ）、Ｎチャネル型ＭＯＳトランジスタ形
成領域（Ｂ）及びＰチャネル型ＭＯＳトランジスタ形成
領域（Ｃ）の各素子形成領域上にゲート酸化膜４を形成
した後に、Ｐチャネル型ＭＯＳトランジスタ形成領域
（Ｃ）上にレジスト膜５を形成し、該レジスト膜５をマ
スクにしてＮチャネル型ＭＯＳトランジスタのしきい値
調整用のＰ型不純物、例えば、ボロンイオン（11Ｂ+ ）
をおよそ８０ＫｅＶの加速電圧で、８Ｅ１１／ｃｍ2 注
入して、チャネルイオン注入層５を形成する。
【００１０】次に、図３に示すように前記Ｎチャネル型
ＭＯＳトランジスタ形成領域（Ｂ）上にレジスト膜７を
形成し、該レジスト膜７をマスクにしてＰチャネル型Ｍ
ＯＳトランジスタのしきい値調整用のＰ型不純物、例え
ば、ボロンイオン（11Ｂ+ ）をおよそ３５ＫｅＶの加速
電圧で、１．４Ｅ１２／ｃｍ2 注入して、チャネルイオ
ン注入層８を形成する。本工程は、本発明の特徴とする
工程であり、このようにＰチャネル型ＭＯＳトランジス
タのしきい値調整用のＰ型不純物を静電破壊保護回路形
成領域（Ａ）に追加注入することにより、後述するソー
ス・ドレイン近傍の基板濃度が高くなり、ソース・ドレ
インと基板間の空乏層幅を狭くすることができる。
ＭＯＳトランジスタ形成領域（Ｂ）上にレジスト膜７を
形成し、該レジスト膜７をマスクにしてＰチャネル型Ｍ
ＯＳトランジスタのしきい値調整用のＰ型不純物、例え
ば、ボロンイオン（11Ｂ+ ）をおよそ３５ＫｅＶの加速
電圧で、１．４Ｅ１２／ｃｍ2 注入して、チャネルイオ
ン注入層８を形成する。本工程は、本発明の特徴とする
工程であり、このようにＰチャネル型ＭＯＳトランジス
タのしきい値調整用のＰ型不純物を静電破壊保護回路形
成領域（Ａ）に追加注入することにより、後述するソー
ス・ドレイン近傍の基板濃度が高くなり、ソース・ドレ
インと基板間の空乏層幅を狭くすることができる。
【００１１】次に、基板全面にポリシリコン膜を形成し
た後に、公知のパターニング技術により該ポリシリコン
膜をパターニングして、図４に示すように前記静電破壊
保護回路、Ｎチャネル型ＭＯＳトランジスタ及びＰチャ
ネル型ＭＯＳトランジスタの各素子形成領域上にゲート
電極９を形成する。続いて、静電破壊保護回路形成領域
（Ａ）及びＰチャネル型ＭＯＳトランジスタ形成領域
（Ｃ）上にレジスト膜１１を形成した後に、Ｎ型不純
物、例えば、リンイオン（31Ｐ+ ）をおよそ６０ＫｅＶ
の加速電圧で、３Ｅ１３／ｃｍ2 注入して、Ｎチャネル
型ＭＯＳトランジスタ用のｎ- 型ソース拡散層１２及び
ドレイン拡散層１３を形成する。次に、前記レジスト膜
を除去し、全面にＳｉＯ2 膜を形成した後に、エッチバ
ックして前記ゲート電極９の側壁部に図５に示すように
スペーサー１５を形成する。そして、前記Ｐチャネル型
ＭＯＳトランジスタ形成領域（Ｃ）上にレジスト膜１６
を形成した後に、該レジスト膜１６と前記静電破壊保護
回路、Ｎチャネル型ＭＯＳトランジスタのゲート電極
９、スペーサー１５及びＬＯＣＯＳ酸化膜３をマスクに
して、Ｎ型不純物、例えば、ヒ素イオン（75Ａｓ+ ）を
およそ６０ＫｅＶの加速電圧で、５Ｅ１５／ｃｍ2 注入
して、当該静電破壊保護回路とＮチャネル型ＭＯＳトラ
ンジスタ用のｎ+ 型ソース拡散層１７及びドレイン拡散
層１８を形成する。
た後に、公知のパターニング技術により該ポリシリコン
膜をパターニングして、図４に示すように前記静電破壊
保護回路、Ｎチャネル型ＭＯＳトランジスタ及びＰチャ
ネル型ＭＯＳトランジスタの各素子形成領域上にゲート
電極９を形成する。続いて、静電破壊保護回路形成領域
（Ａ）及びＰチャネル型ＭＯＳトランジスタ形成領域
（Ｃ）上にレジスト膜１１を形成した後に、Ｎ型不純
物、例えば、リンイオン（31Ｐ+ ）をおよそ６０ＫｅＶ
の加速電圧で、３Ｅ１３／ｃｍ2 注入して、Ｎチャネル
型ＭＯＳトランジスタ用のｎ- 型ソース拡散層１２及び
ドレイン拡散層１３を形成する。次に、前記レジスト膜
を除去し、全面にＳｉＯ2 膜を形成した後に、エッチバ
ックして前記ゲート電極９の側壁部に図５に示すように
スペーサー１５を形成する。そして、前記Ｐチャネル型
ＭＯＳトランジスタ形成領域（Ｃ）上にレジスト膜１６
を形成した後に、該レジスト膜１６と前記静電破壊保護
回路、Ｎチャネル型ＭＯＳトランジスタのゲート電極
９、スペーサー１５及びＬＯＣＯＳ酸化膜３をマスクに
して、Ｎ型不純物、例えば、ヒ素イオン（75Ａｓ+ ）を
およそ６０ＫｅＶの加速電圧で、５Ｅ１５／ｃｍ2 注入
して、当該静電破壊保護回路とＮチャネル型ＭＯＳトラ
ンジスタ用のｎ+ 型ソース拡散層１７及びドレイン拡散
層１８を形成する。
【００１２】続いて、前記レジスト膜１６を除去した後
に、図６に示すように前記静電破壊保護回路形成領域
（Ａ）とＮチャネル型ＭＯＳトランジスタ形成領域
（Ｂ）上にレジスト膜２０を形成した後に、該レジスト
膜２０と前記Ｐチャネル型ＭＯＳトランジスタのゲート
電極９、スペーサー１５及びＬＯＣＯＳ酸化膜３をマス
クにして、Ｐ型不純物、例えば、２フッ化ボロンイオン
（49ＢＦ2+）をおよそ６０ＫｅＶの加速電圧で、３Ｅ１
５／ｃｍ2 注入して、当該Ｐチャネル型ＭＯＳトランジ
スタ用のｐ+ 型ソース拡散層２１及びドレイン拡散層２
２を形成する。尚、当該ソース・ドレイン拡散層２１、
２２は後工程の熱処理により拡散され、ゲート電極９の
下方まで広がり、あたかもＮチャネル型ＭＯＳトランジ
スタのようなＬＤＤ構造に近い構造となる。
に、図６に示すように前記静電破壊保護回路形成領域
（Ａ）とＮチャネル型ＭＯＳトランジスタ形成領域
（Ｂ）上にレジスト膜２０を形成した後に、該レジスト
膜２０と前記Ｐチャネル型ＭＯＳトランジスタのゲート
電極９、スペーサー１５及びＬＯＣＯＳ酸化膜３をマス
クにして、Ｐ型不純物、例えば、２フッ化ボロンイオン
（49ＢＦ2+）をおよそ６０ＫｅＶの加速電圧で、３Ｅ１
５／ｃｍ2 注入して、当該Ｐチャネル型ＭＯＳトランジ
スタ用のｐ+ 型ソース拡散層２１及びドレイン拡散層２
２を形成する。尚、当該ソース・ドレイン拡散層２１、
２２は後工程の熱処理により拡散され、ゲート電極９の
下方まで広がり、あたかもＮチャネル型ＭＯＳトランジ
スタのようなＬＤＤ構造に近い構造となる。
【００１３】そして、図７に示すように全面に層間絶縁
膜２４を形成し、以下、図示しないがコンタクト孔を形
成した後に、該コンタクト孔を介して金属配線を形成す
ることにより、基板上に静電破壊保護回路、Ｎチャネル
型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジ
スタがそれぞれ製造される。このように、本発明の静電
破壊保護回路は、Ｐチャネル型ＭＯＳトランジスタのし
きい値調整用のイオン注入を当該保護回路内に注入した
ことにより、ソース・ドレインと基板との空乏層幅が狭
くなり、例えばドレインに加わった静電荷が抜け易くな
る。尚、図８及び図９はソース電圧に０Ｖ、基板電圧に
０Ｖ、ゲート電圧に０Ｖ、そしてドレイン電圧に８Ｖを
かけた際の、本発明静電破壊保護回路及び従来静電破壊
保護回路のポテンシャル分布を示す図であり、図８に示
した空乏層（矢印部分）が図９に示した空乏層（矢印部
分）に比して狭くなっていることがわかる。
膜２４を形成し、以下、図示しないがコンタクト孔を形
成した後に、該コンタクト孔を介して金属配線を形成す
ることにより、基板上に静電破壊保護回路、Ｎチャネル
型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジ
スタがそれぞれ製造される。このように、本発明の静電
破壊保護回路は、Ｐチャネル型ＭＯＳトランジスタのし
きい値調整用のイオン注入を当該保護回路内に注入した
ことにより、ソース・ドレインと基板との空乏層幅が狭
くなり、例えばドレインに加わった静電荷が抜け易くな
る。尚、図８及び図９はソース電圧に０Ｖ、基板電圧に
０Ｖ、ゲート電圧に０Ｖ、そしてドレイン電圧に８Ｖを
かけた際の、本発明静電破壊保護回路及び従来静電破壊
保護回路のポテンシャル分布を示す図であり、図８に示
した空乏層（矢印部分）が図９に示した空乏層（矢印部
分）に比して狭くなっていることがわかる。
【００１４】また、図１０は公知のＨＢＭ（Ｈｕｍａｎ
Ｂｏｄｙ Ｍｏｄｅｌ）による静電破壊試験等価回路
で、即ち、静電荷にみたてた所望の電源電圧Ｖをキャパ
シタＣに蓄えた後に、スイッチＳを反転し、抵抗Ｒを介
して接続したＬＳＩに電圧をかけて静電破壊耐性を測定
するものである。この回路に本発明静電破壊保護回路を
備えたＬＳＩ、そして従来静電破壊保護回路を備えたＬ
ＳＩを接続して、静電破壊試験を行った結果、本発明静
電破壊保護回路の静電破壊耐圧（ＥＳＤ耐圧）は２００
０Ｖ乃至３０００Ｖで、従来静電破壊保護回路の静電破
壊耐圧（ＥＳＤ耐圧）は５００Ｖ乃至１０００Ｖ程度で
あり、従って、本発明静電破壊保護回路の静電破壊耐圧
（ＥＳＤ耐圧）は従来静電破壊保護回路に比して格段と
向上した。
Ｂｏｄｙ Ｍｏｄｅｌ）による静電破壊試験等価回路
で、即ち、静電荷にみたてた所望の電源電圧Ｖをキャパ
シタＣに蓄えた後に、スイッチＳを反転し、抵抗Ｒを介
して接続したＬＳＩに電圧をかけて静電破壊耐性を測定
するものである。この回路に本発明静電破壊保護回路を
備えたＬＳＩ、そして従来静電破壊保護回路を備えたＬ
ＳＩを接続して、静電破壊試験を行った結果、本発明静
電破壊保護回路の静電破壊耐圧（ＥＳＤ耐圧）は２００
０Ｖ乃至３０００Ｖで、従来静電破壊保護回路の静電破
壊耐圧（ＥＳＤ耐圧）は５００Ｖ乃至１０００Ｖ程度で
あり、従って、本発明静電破壊保護回路の静電破壊耐圧
（ＥＳＤ耐圧）は従来静電破壊保護回路に比して格段と
向上した。
【００１５】
【発明の効果】以上、本発明静電破壊保護回路によれ
ば、一導電型ＭＯＳトランジスタのしきい値調整用のイ
オン注入を当該保護回路内に注入したことにより、ソー
ス・ドレインと基板との空乏層幅が狭くなり、例えばド
レインに加わった静電荷が抜け易くなる。従って、本発
明静電破壊保護回路の静電破壊耐圧（ＥＳＤ耐圧）は従
来静電破壊保護回路に比して格段と向上する。
ば、一導電型ＭＯＳトランジスタのしきい値調整用のイ
オン注入を当該保護回路内に注入したことにより、ソー
ス・ドレインと基板との空乏層幅が狭くなり、例えばド
レインに加わった静電荷が抜け易くなる。従って、本発
明静電破壊保護回路の静電破壊耐圧（ＥＳＤ耐圧）は従
来静電破壊保護回路に比して格段と向上する。
【図１】本発明の静電破壊保護回路の製造方法を示す第
１の断面図である。
１の断面図である。
【図２】本発明の静電破壊保護回路の製造方法を示す第
２の断面図である。
２の断面図である。
【図３】本発明の静電破壊保護回路の製造方法を示す第
３の断面図である。
３の断面図である。
【図４】本発明の静電破壊保護回路の製造方法を示す第
４の断面図である。
４の断面図である。
【図５】本発明の静電破壊保護回路の製造方法を示す第
５の断面図である。
５の断面図である。
【図６】本発明の静電破壊保護回路の製造方法を示す第
６の断面図である。
６の断面図である。
【図７】本発明の静電破壊保護回路の製造方法を示す第
７の断面図である。
７の断面図である。
【図８】本発明の静電破壊保護回路のポテンシャル分布
を示す図である。
を示す図である。
【図９】従来の静電破壊保護回路のポテンシャル分布を
示す図である。
示す図である。
【図１０】静電破壊試験等価回路を示す図である。
【図１１】従来の静電破壊保護回路を示す図である。
【図１２】従来の静電破壊保護回路デバイスの断面図で
ある。
ある。
Claims (3)
- 【請求項１】 一導電型の半導体基板上の静電破壊保護
回路のチャネル領域に不純物を注入してソース・ドレイ
ン近傍の基板濃度を高くしてソース・ドレインと基板と
の空乏層幅を狭めたことを特徴とする静電破壊保護回
路。 - 【請求項２】 一導電型の半導体基板上の一導電型ＭＯ
Ｓトランジスタ形成領域及び静電破壊保護回路形成領域
をそれぞれ分離する素子分離膜を形成する工程と、 前記一導電型ＭＯＳトランジスタ及び静電破壊保護回路
の各素子形成領域上にゲート酸化膜を形成する工程と、 前記基板全面に前記一導電型ＭＯＳトランジスタのしき
い値調整用の不純物を注入する工程と、 前記一導電型ＭＯＳトランジスタ及び静電破壊保護回路
の各素子形成領域上にＭＯＳトランジスタを形成する工
程とを有することを特徴とする静電破壊保護回路の製造
方法。 - 【請求項３】 一導電型の半導体基板上の一導電型ＭＯ
Ｓトランジスタ形成領域と逆導電型ＭＯＳトランジスタ
形成領域及び静電破壊保護回路形成領域をそれぞれ分離
する素子分離膜を形成する工程と、 前記一導電型ＭＯＳトランジスタと逆導電型ＭＯＳトラ
ンジスタ及び静電破壊保護回路の各素子形成領域上にゲ
ート酸化膜を形成する工程と、 前記一導電型ＭＯＳトランジスタ形成領域上にレジスト
膜を形成した後に該レジスト膜をマスクにして逆導電型
ＭＯＳトランジスタのしきい値調整用の不純物を注入す
る工程と、 前記逆導電型ＭＯＳトランジスタ形成領域上にレジスト
膜を形成した後に該レジスト膜をマスクにして一導電型
ＭＯＳトランジスタのしきい値調整用の不純物を注入す
る工程と、 前記一導電型ＭＯＳトランジスタと逆導電型ＭＯＳトラ
ンジスタ及び静電破壊保護回路の各素子形成領域上にＭ
ＯＳトランジスタを形成する工程とを有することを特徴
とする静電破壊保護回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327480A JPH09167802A (ja) | 1995-12-15 | 1995-12-15 | 静電破壊保護回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327480A JPH09167802A (ja) | 1995-12-15 | 1995-12-15 | 静電破壊保護回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167802A true JPH09167802A (ja) | 1997-06-24 |
Family
ID=18199633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7327480A Pending JPH09167802A (ja) | 1995-12-15 | 1995-12-15 | 静電破壊保護回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535127A (ja) * | 2003-10-31 | 2007-11-29 | ラティス セミコンダクタ コーポレイション | 横型高電圧接合デバイス |
-
1995
- 1995-12-15 JP JP7327480A patent/JPH09167802A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535127A (ja) * | 2003-10-31 | 2007-11-29 | ラティス セミコンダクタ コーポレイション | 横型高電圧接合デバイス |
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