JPS62230042A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は耐放射線性能を強化した半導体装置、特にＣＭ
ＯＳ構造の半導体集積回路装置の構造に関する。
ＯＳ構造の半導体集積回路装置の構造に関する。
現今、一般に使用される半導体集積回路装置の素子間分
離□領域およびフィールド領域は、シリコン基板内に深
く埋設するように形成した厚いシリコン酸化膜から成る
。このＪ￥！膜のシリコン酸化膜を用いると絶縁耐圧が
向上しＭＯＳゲートおよび配線による寄生容量を減少せ
しめると共に回路装置の表面を平坦化して段差による配
線切れなどを防止し得るので製造技術上にも利するとこ
ろが大きい。
離□領域およびフィールド領域は、シリコン基板内に深
く埋設するように形成した厚いシリコン酸化膜から成る
。このＪ￥！膜のシリコン酸化膜を用いると絶縁耐圧が
向上しＭＯＳゲートおよび配線による寄生容量を減少せ
しめると共に回路装置の表面を平坦化して段差による配
線切れなどを防止し得るので製造技術上にも利するとこ
ろが大きい。
しかし、この構造の半導体実績回路装置は放射線量の多
い環境（例えば宇宙空間）で使用されると素子分離機能
が全く破壊され多量のり−７電流を発生せしめたり或い
はＭＯＳ電界効果トランジスタのゲートしきい値電圧（
ＶＴ ）を変動せしめたりする。この絶縁の劣化原因は
プロトンなどの素子、電子線またはＸ線などの！憧性放
射線を多１に受けた際シリコン酸化暎内に生じる電離現
象〈よるものであることが明らかにされている。通常、
シリコン酸化膜は電離性放射線を多ｔｔ／Ｃ受けると電
離しその内部に多量の電子−正孔対を発生するが、易動
度の大きな電子は殆んど霧散して残らないので正に帯電
し同時にシリコン基板との境界面に多数の界面準位を形
成するよう作用する。すなわち、基板との境か面に沿っ
て坦体の移動可能領域を形成して素子間に多量のリーク
電流を発生せしめるようになる。公表された実験データ
によると、この電離現象はシリコン酸化膜の膜厚が厚く
なる程著しく膜厚（ｔ ａｘ ）の２〜３乗に比例して
劣化する。従って、一般にＬＯＧＯ８（ロコス）構造と
言われる０、６μｍを超えるｎ嘆のフィールド絶縁膜を
備える電界効果トランジスタはその寄生ＭＯＳ）ランジ
スタ効果が付勢されるため宇宙空間では全く使用するこ
とができない。特にＮチャネル形ＭＯＳ電界効果トラン
ジスタはこの境界面のｎ形化現象によって著しい影響を
受け、人工衛星搭載用として要求さルる１０’Ｒａｄ（
Ｓｉ）の放射線耐量に対し辛うじて１０’Ｒａｄ （Ｓ
ｔ）を満たし得るにすぎなくなる。
い環境（例えば宇宙空間）で使用されると素子分離機能
が全く破壊され多量のり−７電流を発生せしめたり或い
はＭＯＳ電界効果トランジスタのゲートしきい値電圧（
ＶＴ ）を変動せしめたりする。この絶縁の劣化原因は
プロトンなどの素子、電子線またはＸ線などの！憧性放
射線を多１に受けた際シリコン酸化暎内に生じる電離現
象〈よるものであることが明らかにされている。通常、
シリコン酸化膜は電離性放射線を多ｔｔ／Ｃ受けると電
離しその内部に多量の電子−正孔対を発生するが、易動
度の大きな電子は殆んど霧散して残らないので正に帯電
し同時にシリコン基板との境界面に多数の界面準位を形
成するよう作用する。すなわち、基板との境か面に沿っ
て坦体の移動可能領域を形成して素子間に多量のリーク
電流を発生せしめるようになる。公表された実験データ
によると、この電離現象はシリコン酸化膜の膜厚が厚く
なる程著しく膜厚（ｔ ａｘ ）の２〜３乗に比例して
劣化する。従って、一般にＬＯＧＯ８（ロコス）構造と
言われる０、６μｍを超えるｎ嘆のフィールド絶縁膜を
備える電界効果トランジスタはその寄生ＭＯＳ）ランジ
スタ効果が付勢されるため宇宙空間では全く使用するこ
とができない。特にＮチャネル形ＭＯＳ電界効果トラン
ジスタはこの境界面のｎ形化現象によって著しい影響を
受け、人工衛星搭載用として要求さルる１０’Ｒａｄ（
Ｓｉ）の放射線耐量に対し辛うじて１０’Ｒａｄ （Ｓ
ｔ）を満たし得るにすぎなくなる。
従来、この対策には幾つかの解決手段が提案された。そ
の一つはフィールド絶縁膜を０．０１〜０．１μｍ程度
に薄膜化すると共にこれを基板電位と等しく設定してこ
の領域における寄生ＭＯＳ）２ンジスタ効果を非活性化
する所請シールド・ゲート絶縁法（またはフィールド・
プレート絶縁法）と呼ばれるものであり、他の一つは寄
生ＭＯＳ）ランジスタ直下の基板領域にチャネル・スト
ッパより更に高濃度のＰ＋半導体層を形成してこの領域
のｎ形化を防止しようとする方法である。これら開発さ
れた２つの解決手段はそれぞれ有効であるので、今日の
人工＃車搭載用半導体集積回路装置に何れも用いられて
いる。
の一つはフィールド絶縁膜を０．０１〜０．１μｍ程度
に薄膜化すると共にこれを基板電位と等しく設定してこ
の領域における寄生ＭＯＳ）２ンジスタ効果を非活性化
する所請シールド・ゲート絶縁法（またはフィールド・
プレート絶縁法）と呼ばれるものであり、他の一つは寄
生ＭＯＳ）ランジスタ直下の基板領域にチャネル・スト
ッパより更に高濃度のＰ＋半導体層を形成してこの領域
のｎ形化を防止しようとする方法である。これら開発さ
れた２つの解決手段はそれぞれ有効であるので、今日の
人工＃車搭載用半導体集積回路装置に何れも用いられて
いる。
しかし、シールド・ゲート絶縁法では極端にピンホール
数の少ない薄膜形成技術を必要とする他マスク数も多い
ので製造技術上やや困難を伴なう。
数の少ない薄膜形成技術を必要とする他マスク数も多い
ので製造技術上やや困難を伴なう。
一方、高濃度のＰ＋半導体層を形成する絶縁法では時に
Ｎチャネル形電界効果トランジスタ側に新たな問題点が
生じる。すなわち、この絶縁法ではＮチャネル形トラン
ジスタのソースおよびドレインを形成するＮ＋半導体層
とこの高濃度のＰ＋半導体層とは縁端を互いに接する形
となるのでそれぞれの接合耐圧が所望の５Ｖ（Ｖｃｃ電
圧に相当する）に対して４Ｖ程度にまで低下する。従来
、この問題点はこれら２つの半導体層間にシリコン絶縁
膜を介在させ互いの接合を離間せしめる手段によって解
決される。しかしながら、かかる構造は半導体集積回路
装置の集積度を低下せしめるのみならず介在する７リコ
／絶縁膜が放射線耐量特性に悪影響を及ぼすようよう作
用するので好ましくない。
Ｎチャネル形電界効果トランジスタ側に新たな問題点が
生じる。すなわち、この絶縁法ではＮチャネル形トラン
ジスタのソースおよびドレインを形成するＮ＋半導体層
とこの高濃度のＰ＋半導体層とは縁端を互いに接する形
となるのでそれぞれの接合耐圧が所望の５Ｖ（Ｖｃｃ電
圧に相当する）に対して４Ｖ程度にまで低下する。従来
、この問題点はこれら２つの半導体層間にシリコン絶縁
膜を介在させ互いの接合を離間せしめる手段によって解
決される。しかしながら、かかる構造は半導体集積回路
装置の集積度を低下せしめるのみならず介在する７リコ
／絶縁膜が放射線耐量特性に悪影響を及ぼすようよう作
用するので好ましくない。
本発明の目的は、上記の情況に鑑み、Ｎチャネル形電界
効果トランジスタにおける活性領域の接合耐圧を損うこ
となくきわめて高度に集積化し得る耐放射巌性能強化構
造を備えた半導体集積回路装置を提供することである。
効果トランジスタにおける活性領域の接合耐圧を損うこ
となくきわめて高度に集積化し得る耐放射巌性能強化構
造を備えた半導体集積回路装置を提供することである。
本発明の半導体集積回路装置は、一導電形半導体基板と
、前記一導電形半導体基板上およびこの一部領域の他導
電形ウェル上にそれぞれ形成される互いに異なるチャネ
ル導電形の一対のＭＯＳ電界効果トランジスタと、前記
一対のＭＯＳ電界効果トランジスタにおける一方のＮチ
ャネル形トランジスタのソースおよびドレインの各領域
と縦方向にそれぞれ縁端を離間して埋込まれる寄生ＭＯ
Ｓトランジスタ直下の一対のＰ１半導体層とを備えるこ
とを含む。
、前記一導電形半導体基板上およびこの一部領域の他導
電形ウェル上にそれぞれ形成される互いに異なるチャネ
ル導電形の一対のＭＯＳ電界効果トランジスタと、前記
一対のＭＯＳ電界効果トランジスタにおける一方のＮチ
ャネル形トランジスタのソースおよびドレインの各領域
と縦方向にそれぞれ縁端を離間して埋込まれる寄生ＭＯ
Ｓトランジスタ直下の一対のＰ１半導体層とを備えるこ
とを含む。
すなわち、本発明によれば、従来、Ｎチャネル電界効果
トランジスタの寄生ＭＯ３）ランジスタ領域に形成され
ていた高濃度のＰ＋半導体層は、ソースおよびドレイン
の各Ｎ＋半導体層に接して穿かれた縦溝の底部にそれぞ
れ形成される。すなわち、Ｎチャネル形トランジスタの
ソースおよびドレインの各領域と縁端が接し合わないよ
うに縦方向にそ扛ぞれ離間して寄生ＭＯＳトランジスタ
の直下に設けられる。
トランジスタの寄生ＭＯ３）ランジスタ領域に形成され
ていた高濃度のＰ＋半導体層は、ソースおよびドレイン
の各Ｎ＋半導体層に接して穿かれた縦溝の底部にそれぞ
れ形成される。すなわち、Ｎチャネル形トランジスタの
ソースおよびドレインの各領域と縁端が接し合わないよ
うに縦方向にそ扛ぞれ離間して寄生ＭＯＳトランジスタ
の直下に設けられる。
高＃匿のＰ＋半導体１−をこのような埋込み構造とする
と、ソースおよびドレインの各Ｎ＋半導体層との接合耐
圧を低下させることなく寄生ＭＯＳトランジスタ領域を
非活性することができ、また、従来の如きシリコン絶縁
膜の介在も必要とせずこれによりＮチャネル形ＭＯＳ電
界効果トランジスタ領域の占有面積を著しく削減し得る
ので、放射線耐量のきわめて大きな０ＭＯＳ構造の半導
体集積回路装置を通常の雰囲気で使用するものと同程度
の集積度を以って容易に構成せしめ得る。以下図面を参
照して本発明の詳細な説明する。
と、ソースおよびドレインの各Ｎ＋半導体層との接合耐
圧を低下させることなく寄生ＭＯＳトランジスタ領域を
非活性することができ、また、従来の如きシリコン絶縁
膜の介在も必要とせずこれによりＮチャネル形ＭＯＳ電
界効果トランジスタ領域の占有面積を著しく削減し得る
ので、放射線耐量のきわめて大きな０ＭＯＳ構造の半導
体集積回路装置を通常の雰囲気で使用するものと同程度
の集積度を以って容易に構成せしめ得る。以下図面を参
照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すＣＭＯＳ半導体集積回
路装置の部分的断面図である。第１図には発明の主要部
のみが示されフィールド絶縁膜およびアルミ配線などは
意識的に省略されている。
路装置の部分的断面図である。第１図には発明の主要部
のみが示されフィールド絶縁膜およびアルミ配線などは
意識的に省略されている。
ここで、本実施例はＮ形シリコン基板１と、この一部領
域のＰ形つェル２と、Ｎ形シリコン基板１およびＰ形つ
ェル２上にそれぞれ形成されたＰチャネル形ＭＯＳ電界
効果イランジスタＱ１およびＮチャネル形ＭＯＳ電界効
果トランジスタＱ。
域のＰ形つェル２と、Ｎ形シリコン基板１およびＰ形つ
ェル２上にそれぞれ形成されたＰチャネル形ＭＯＳ電界
効果イランジスタＱ１およびＮチャネル形ＭＯＳ電界効
果トランジスタＱ。
と、上記Ｐチャネル形ＭＯＳ電界効果トランジスタＱ、
の寄生ＭＯＳ）ランジスタ領域を非活性化するシールド
・ゲート電極３および４と、Ｎチャネル形ＭＯＳ電界効
果トランジスタＱ、のソースおよびドレイン領域５およ
び６に接するように穿設された縦溝底部にそれぞれ形成
された高濃度のＰ＋半導体層７および８とを含む。こζ
で、第１図に付したその他のＧ□、Ｇ２および９および
１゜は上記トランジスタＱｔ、Ｑｔの多結晶シリコン電
極およびゲート絶縁膜をそれぞれ示し、また９および１
０はトランジスタＱ１のソースおよびドレイン領域を形
成するＰ４半導体層を１３および１４は部分的に示した
フィールド絶縁膜および層間絶縁膜である。
の寄生ＭＯＳ）ランジスタ領域を非活性化するシールド
・ゲート電極３および４と、Ｎチャネル形ＭＯＳ電界効
果トランジスタＱ、のソースおよびドレイン領域５およ
び６に接するように穿設された縦溝底部にそれぞれ形成
された高濃度のＰ＋半導体層７および８とを含む。こζ
で、第１図に付したその他のＧ□、Ｇ２および９および
１゜は上記トランジスタＱｔ、Ｑｔの多結晶シリコン電
極およびゲート絶縁膜をそれぞれ示し、また９および１
０はトランジスタＱ１のソースおよびドレイン領域を形
成するＰ４半導体層を１３および１４は部分的に示した
フィールド絶縁膜および層間絶縁膜である。
本実施例ではＰチャネル形ＭＯＳ電界効果トランジスタ
Ｑ４の寄生ＭＯＳ）ランジスタはシールド・ゲート電極
３および４による公知のシールド・ゲート絶縁法によっ
て非活性化され、また、Ｎチャネル形ＭＯＳ電界効果ト
ランジスタＱ、の寄生ＭＯＳ）ランジスタは高濃度Ｐ＋
半導体層７および８によって同様に非活性化される。こ
の際、高一度Ｐ＋半導体層７および８は縦溝内の底部に
ソース、ドレインのＮ＋半導体層５，６とそれぞれ接合
を形成しないように縁端部を離して形成されているので
従来構造の如き接合間を分離するシリコン絶縁膜を介在
せしめずとも接合耐圧を損なうことはなはない。すなわ
ち、従来必要とされた接合分離間のシリコン絶縁膜を完
全に除去し得るのでＮチャネル形ＭＯＳ電界効果トラン
ジスタＱ宜のチップ上の占有面積を通常の雰囲気で使用
するものと同程度にまで縮小し得る。実験の結果によれ
ば、本実施例の構造をもつ半導体集積回路装置はチップ
面積が縮小されたにもかかわらすＮチャネル形トランジ
スタの寄生ＭＯＳ）ランジスタに対する他−機能は人工
衛星塔載用の半導体装置に要求される１０’Ｒａｄ（Ｓ
ｉ）の放射線照射後も充分保持され、且つソース、ドレ
インの各Ｎ＋半導体層５，６とＰ＋半導体層７，８との
間の耐圧も何等損われないことが確かめられている。
Ｑ４の寄生ＭＯＳ）ランジスタはシールド・ゲート電極
３および４による公知のシールド・ゲート絶縁法によっ
て非活性化され、また、Ｎチャネル形ＭＯＳ電界効果ト
ランジスタＱ、の寄生ＭＯＳ）ランジスタは高濃度Ｐ＋
半導体層７および８によって同様に非活性化される。こ
の際、高一度Ｐ＋半導体層７および８は縦溝内の底部に
ソース、ドレインのＮ＋半導体層５，６とそれぞれ接合
を形成しないように縁端部を離して形成されているので
従来構造の如き接合間を分離するシリコン絶縁膜を介在
せしめずとも接合耐圧を損なうことはなはない。すなわ
ち、従来必要とされた接合分離間のシリコン絶縁膜を完
全に除去し得るのでＮチャネル形ＭＯＳ電界効果トラン
ジスタＱ宜のチップ上の占有面積を通常の雰囲気で使用
するものと同程度にまで縮小し得る。実験の結果によれ
ば、本実施例の構造をもつ半導体集積回路装置はチップ
面積が縮小されたにもかかわらすＮチャネル形トランジ
スタの寄生ＭＯＳ）ランジスタに対する他−機能は人工
衛星塔載用の半導体装置に要求される１０’Ｒａｄ（Ｓ
ｉ）の放射線照射後も充分保持され、且つソース、ドレ
インの各Ｎ＋半導体層５，６とＰ＋半導体層７，８との
間の耐圧も何等損われないことが確かめられている。
以上の実施例ではＮ形半導体基板にＰ形つェルを形成す
る場合を説明したが、基板およびウェルの導電形をそれ
ぞれ反転させた場合であっても本発明の実施は勿論可能
である。また、縦溝の穿設および層間絶ｌｆｋ膜の平坦
化など幾つかの新規な工程が加わるが、これらは反応性
イオン・エツチング（ＲＩＥ）技術およびエッチ・パッ
ク技術を用いれば製造技術上同等困難を伴なうことはな
い。
る場合を説明したが、基板およびウェルの導電形をそれ
ぞれ反転させた場合であっても本発明の実施は勿論可能
である。また、縦溝の穿設および層間絶ｌｆｋ膜の平坦
化など幾つかの新規な工程が加わるが、これらは反応性
イオン・エツチング（ＲＩＥ）技術およびエッチ・パッ
ク技術を用いれば製造技術上同等困難を伴なうことはな
い。
本発明の効果は従来構造との比較により更に一層深く理
解し得る。
解し得る。
紀２図は放射線耐量の強化された従来の半導体集積回路
装置の部分的断面図である。第２図には第１図との比較
を容易にする目的でＮ形半導体基板１にＰ形つェル２が
形成され、それぞれの領域上にＰチャネル形ＭＯＳ電界
効果トランジスタＱ１およびＮチャネル形ＭＯＳ電界効
果トランジスタＱ、が形成されたＬＯＧＯ８構造の場合
が示されている。既に述べたように、Ｎチャネル形トラ
ンジスタＱ！がかかる構造をとる場合にはソース、ドレ
インの各領域とＰ＋半導体層との間にシリコン絶縁膜（
Ｓｉｎ）１５をそれぞれ介在させる必要が！ 生じるので面積占有率を異常に高める。すなわち、完成
されたデバイス全体の比較では通常の雰囲気で便用され
るものに対し３０〜４０％ もチップ・サイズが大きく
なる。加えて、このシリコン絶縁膜１５の介在により耐
放射線特性もその分だけ劣化する傾向を示す。
装置の部分的断面図である。第２図には第１図との比較
を容易にする目的でＮ形半導体基板１にＰ形つェル２が
形成され、それぞれの領域上にＰチャネル形ＭＯＳ電界
効果トランジスタＱ１およびＮチャネル形ＭＯＳ電界効
果トランジスタＱ、が形成されたＬＯＧＯ８構造の場合
が示されている。既に述べたように、Ｎチャネル形トラ
ンジスタＱ！がかかる構造をとる場合にはソース、ドレ
インの各領域とＰ＋半導体層との間にシリコン絶縁膜（
Ｓｉｎ）１５をそれぞれ介在させる必要が！ 生じるので面積占有率を異常に高める。すなわち、完成
されたデバイス全体の比較では通常の雰囲気で便用され
るものに対し３０〜４０％ もチップ・サイズが大きく
なる。加えて、このシリコン絶縁膜１５の介在により耐
放射線特性もその分だけ劣化する傾向を示す。
以上詳細に説明したように、本発明によれば、通常の雰
囲気で使用されるものと同程度の集積度を以っ°Ｃ１０
’Ｒａｄ （Ｓｉ）放射線照射雰囲気で充分動作し得る
ｃｂｔｏｓ構成の半導体集積回路を容易に構成すること
ができる。従って、人工’Ｎ星悟載用デバイスとして顕
著なる効果を奏し得る。
囲気で使用されるものと同程度の集積度を以っ°Ｃ１０
’Ｒａｄ （Ｓｉ）放射線照射雰囲気で充分動作し得る
ｃｂｔｏｓ構成の半導体集積回路を容易に構成すること
ができる。従って、人工’Ｎ星悟載用デバイスとして顕
著なる効果を奏し得る。
第１図は本発明の一実施例を示すＣＭ ＯＳ半導体集積
回路装置の部分的断面図、第２図は放射線耐量の強化さ
れた従来の半導休業、漬回路装置の部分的断面図である
。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ形
つェル、３．４・・・・・・シールド・ゲート電極ｓＱ
１・・・・・・Ｐチャネル形ＭＯＳ電界効果トランジス
タ、Ｑ２・・・・・・Ｎチャネル形ＭＯＳ電界効果トラ
ンジスタ、Ｇ、。 Ｇ、・・・・・・シリコンゲート電極、５および６・・
・・・・ソースおよびドレインを形成するＮ＋半導体層
、７゜８・・・・・・高濃度Ｐ＋半導体層、９，１０・
・・・・・ゲート絶縁膜、１１および１２・・・・・・
ソースおよびドレインを形成するＰ＋半導体層、１３・
・・・・・薄膜のフィールド絶縁膜、１４・・・・・・
層ｒ！Ｊ絶縁膜、１５・・・・・・シリコン絶Ｒ膜。 代理人 弁理士 内 原 ２ 日
回路装置の部分的断面図、第２図は放射線耐量の強化さ
れた従来の半導休業、漬回路装置の部分的断面図である
。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ形
つェル、３．４・・・・・・シールド・ゲート電極ｓＱ
１・・・・・・Ｐチャネル形ＭＯＳ電界効果トランジス
タ、Ｑ２・・・・・・Ｎチャネル形ＭＯＳ電界効果トラ
ンジスタ、Ｇ、。 Ｇ、・・・・・・シリコンゲート電極、５および６・・
・・・・ソースおよびドレインを形成するＮ＋半導体層
、７゜８・・・・・・高濃度Ｐ＋半導体層、９，１０・
・・・・・ゲート絶縁膜、１１および１２・・・・・・
ソースおよびドレインを形成するＰ＋半導体層、１３・
・・・・・薄膜のフィールド絶縁膜、１４・・・・・・
層ｒ！Ｊ絶縁膜、１５・・・・・・シリコン絶Ｒ膜。 代理人 弁理士 内 原 ２ 日
Claims (2)
- （１）一導電形半導体基板と、前記一導電形半導体基板
上およびこの一部領域の他導電形ウェル上にそれぞれ形
成される互いに異なるチャネル導電形の一対のＭＯＳ電
界効果トランジスタと、前記一対のＭＯＳ電界効果トラ
ンジスタにおける一方のＮチャネル形トランジスタのソ
ースおよびドレインの各領域と縦方向にそれぞれ縁端を
離間して埋込まれる寄生ＭＯＳトランジスタ直下の一対
のＰ＾＋半導体層とを備えることを特徴とする半導体集
積回路装置。 - （２）前記一対のＭＯＳ電界効果トランジスタにおける
他方のＰチャネル形トランジスタの寄生ＭＯＳトランジ
スタ領域がシールド・ゲートによって非活性化されるこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074896A JPS62230042A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074896A JPS62230042A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62230042A true JPS62230042A (ja) | 1987-10-08 |
Family
ID=13560610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074896A Pending JPS62230042A (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62230042A (ja) |
-
1986
- 1986-03-31 JP JP61074896A patent/JPS62230042A/ja active Pending
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