JPH02144991A - 親子基板の実装方法 - Google Patents
親子基板の実装方法Info
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- JPH02144991A JPH02144991A JP29813788A JP29813788A JPH02144991A JP H02144991 A JPH02144991 A JP H02144991A JP 29813788 A JP29813788 A JP 29813788A JP 29813788 A JP29813788 A JP 29813788A JP H02144991 A JPH02144991 A JP H02144991A
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- Japan
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- board
- slit
- terminal
- solder
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- 238000000034 method Methods 0.000 title claims abstract description 13
- 238000005476 soldering Methods 0.000 claims description 12
- 229910000679 solder Inorganic materials 0.000 abstract description 19
- 239000000758 substrate Substances 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract description 2
- 238000007747 plating Methods 0.000 abstract description 2
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003780 insertion Methods 0.000 description 2
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- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は親プリント基板（親基板）上への子プリント基
板（子基板）の実装方法に関するものである。
板（子基板）の実装方法に関するものである。
親基板に子基板全実装する方法には、コネクタを用いる
方法と親基板と直接子基板をはんだづけしてしまう方法
とがある。本発明は後者に関するものであって、親基板
にあけたスリットに子基板を挿入し２両者の端子をはん
だづけするものである。しかし、親基板のスリットには
様々な端子が並んでいるためショートすることから、従
来はスリットはスルーホールとされず１両基板間の接続
は親基板の片面で隅肉はんだ付が行われていた。
方法と親基板と直接子基板をはんだづけしてしまう方法
とがある。本発明は後者に関するものであって、親基板
にあけたスリットに子基板を挿入し２両者の端子をはん
だづけするものである。しかし、親基板のスリットには
様々な端子が並んでいるためショートすることから、従
来はスリットはスルーホールとされず１両基板間の接続
は親基板の片面で隅肉はんだ付が行われていた。
このため、はんだ付信頼性のうえからは極めて不十分な
ものであった。また、親基板の表裏を電気的に接続する
ために別途スルーホールを設ける必要があった。
ものであった。また、親基板の表裏を電気的に接続する
ために別途スルーホールを設ける必要があった。
今回は、スリットに設けたスルーホールを端子に合わせ
て切り込みを入れて切断し、はんだ付強度、親基板表裏
の電気的接続等、これらの諸問題の解決を図ったもので
ある。
て切り込みを入れて切断し、はんだ付強度、親基板表裏
の電気的接続等、これらの諸問題の解決を図ったもので
ある。
従来の技術は第５図に示す如く親基板１′に設けたスリ
ット１２に子基＆２の端子部２１ヲ挿入し。
ット１２に子基＆２の端子部２１ヲ挿入し。
親基板１′の裏面のパターン１１′と端子部２１とを第
６図の如くはんだ３１にて接続するものであった０ しかし２本方法では第６因に示すように、はんだ３１は
片面にしか付けることができず、子基板２へ応力が加わ
ったときは、その力がはんだ３１に加わるが、所謂隅肉
はんだ付けであるため、はんだにクラックか入り易い欠
点があった。いっぽう親基板１′の表面と裏面との電気
的接続なスリットによって分断されてしまうため、第６
図のようにスルーホール１５を多数設ける必要があった
。
６図の如くはんだ３１にて接続するものであった０ しかし２本方法では第６因に示すように、はんだ３１は
片面にしか付けることができず、子基板２へ応力が加わ
ったときは、その力がはんだ３１に加わるが、所謂隅肉
はんだ付けであるため、はんだにクラックか入り易い欠
点があった。いっぽう親基板１′の表面と裏面との電気
的接続なスリットによって分断されてしまうため、第６
図のようにスルーホール１５を多数設ける必要があった
。
前述の従来技術には、はんだ付接続強度が弱いスリット
の近傍にスルーホールを多数設ける必要がある等の欠点
がある。不発明はこれらの欠点を除去するため、スリッ
トをスルーホールとすることを目的とする。
の近傍にスルーホールを多数設ける必要がある等の欠点
がある。不発明はこれらの欠点を除去するため、スリッ
トをスルーホールとすることを目的とする。
本発明は上記の目的を達成するため、親基板１のスリン
）ｆ−旦第３図の如きスルーホールめっきとしたのち、
各端子間をカットして２部分的なスルーホールとしたも
のである。
）ｆ−旦第３図の如きスルーホールめっきとしたのち、
各端子間をカットして２部分的なスルーホールとしたも
のである。
第１図、第２図のようにスリット１２を部分的なスルー
ホールにすることによって、親基板１のスリット１２の
側壁は導体金属（Ｃｕなど） ＋４によりおおわれるの
で、この部分に子基板２の端子部２１を挿入すれば、ス
リット内およびその上部でも。
ホールにすることによって、親基板１のスリット１２の
側壁は導体金属（Ｃｕなど） ＋４によりおおわれるの
で、この部分に子基板２の端子部２１を挿入すれば、ス
リット内およびその上部でも。
はんだ接続が行えるようになる。父親基板１の表裏パタ
ーンもスリット部１２で導体金属１４で接続される。
ーンもスリット部１２で導体金属１４で接続される。
第１図〜第４図は本発明の実施例を示すものである。
すなわち、第１図の如く親基板１のスリット部１２に子
基板２の端子部２１ｉ挿入するが、そのスリット部を拡
大すると第２図のように端子１１はスルーホールとなっ
て導体金属１４により親基板１の表裏にまたがって接続
している。−芳容端子１１間は溝１３がつくられていて
、導体金属１４は分断されており、端子１１は相互に電
気的に接続（ショート）シていない。これは、第３図の
ように一度スリッ） １２周辺を細長いスルーホールと
したうえで、第２図の如くして溝１３を設けたものであ
る。
基板２の端子部２１ｉ挿入するが、そのスリット部を拡
大すると第２図のように端子１１はスルーホールとなっ
て導体金属１４により親基板１の表裏にまたがって接続
している。−芳容端子１１間は溝１３がつくられていて
、導体金属１４は分断されており、端子１１は相互に電
気的に接続（ショート）シていない。これは、第３図の
ように一度スリッ） １２周辺を細長いスルーホールと
したうえで、第２図の如くして溝１３を設けたものであ
る。
溝１３はルータ、プレス等により容易に加工できるもの
である。
である。
つぎにこの作用について説明する。
第４図は第１図の如くして実装した親基板１と子基板２
との断面を示すものであって１両者ははんだ３１，３２
によって電気的２機械的に一体化されている。このよう
な実装方式によれば、はんだ３１はスルーホール１４と
端子２１とにより容易に親基板の上面へ導かれ３２とな
る。すなわちスルーホール１４と端子２１との間もはん
だにより接続される。かくして親基板１と子基板２とは
強固に接続され。
との断面を示すものであって１両者ははんだ３１，３２
によって電気的２機械的に一体化されている。このよう
な実装方式によれば、はんだ３１はスルーホール１４と
端子２１とにより容易に親基板の上面へ導かれ３２とな
る。すなわちスルーホール１４と端子２１との間もはん
だにより接続される。かくして親基板１と子基板２とは
強固に接続され。
はんだ付は信頼性は大幅に向上する。また、スルーホー
ル１４によって親基板の表面のパターン口と裏面のパタ
ーン１１／／／とは電気的に一体となるので、特別に他
のスルーホールを設ける必要はなく実装上の制約か少な
くなる。
ル１４によって親基板の表面のパターン口と裏面のパタ
ーン１１／／／とは電気的に一体となるので、特別に他
のスルーホールを設ける必要はなく実装上の制約か少な
くなる。
第７図〜第９図に本発明の他の実施例を示す。
第７図は本発明のプリント基板実装方法を示す図で親基
板１のスリット（幅ｔ’）１２の部分へ子基板（板厚ｔ
） ２ｆｊｒ：挿入し、子基板２の端子２１を親基板
１の裏面にある対応する端子へ、はんだ付により接続す
るものである。
板１のスリット（幅ｔ’）１２の部分へ子基板（板厚ｔ
） ２ｆｊｒ：挿入し、子基板２の端子２１を親基板
１の裏面にある対応する端子へ、はんだ付により接続す
るものである。
第８図は第７図のものを実装したところを示す断面図で
あって、今第１図にてｔ’＜ ｔであるものとすれば、
この挿入により親基板１のくし形溝１７によって形成さ
れた突起部１６はこの挿入方向と曲がる。突起部１６の
ばね力によって子基板２は親基板１に十分締結され、端
子２１と親基板１の裏面に設けた端子とをはんだ３３に
よって、はんだ付けしても親基板１又は、子基板２に加
わる応力は直接はんだ３３に加わることはない。すなわ
ち、はんだ３３は親基板１．又は子基板２に加わる力か
ら保護される。第９図に従来の方式を示す。すなわち。
あって、今第１図にてｔ’＜ ｔであるものとすれば、
この挿入により親基板１のくし形溝１７によって形成さ
れた突起部１６はこの挿入方向と曲がる。突起部１６の
ばね力によって子基板２は親基板１に十分締結され、端
子２１と親基板１の裏面に設けた端子とをはんだ３３に
よって、はんだ付けしても親基板１又は、子基板２に加
わる応力は直接はんだ３３に加わることはない。すなわ
ち、はんだ３３は親基板１．又は子基板２に加わる力か
ら保護される。第９図に従来の方式を示す。すなわち。
親基板１にあけたスリット１２のみであったため。
ｔ’＜ｔ では親基板ｌに子基板２が挿入できない。
一方、ｔ’＞ｔでは、はんだ付は後親基板又は子基板２
に応力が加わると直接はんだに力が加わることとなり、
はんだ付不良の原因となる。本発明によればこのような
不具合が解消できる。
に応力が加わると直接はんだに力が加わることとなり、
はんだ付不良の原因となる。本発明によればこのような
不具合が解消できる。
以上説明した如く２本発明によればスリット中でのはん
だ付がなされる結果、親基板１と子基板２とのはんだ付
接続信頼性を大幅に向上する。また、スリット中の導体
金属自体が親基板の表裏を電気的に接続するので、特別
なスルーホールを設ける必要がなくなり、その分親基板
の実装スペースが広くなる等、実装上の制約を軽減する
ことができる。
だ付がなされる結果、親基板１と子基板２とのはんだ付
接続信頼性を大幅に向上する。また、スリット中の導体
金属自体が親基板の表裏を電気的に接続するので、特別
なスルーホールを設ける必要がなくなり、その分親基板
の実装スペースが広くなる等、実装上の制約を軽減する
ことができる。
第１図〜第４図は不発明に関するものであって。
第１図は本発明の親基板のスリット部を部分的なスルー
ホールとした親子基板の実装方法の概念を示す斜視図。 第２図は第１因のうち親基板のスリット部の拡大図、第
３図はスリット部のスルーホール形成方法を示す斜視図
、第４図は第１図の如くに実装したものの断面を示す図
０第５図は従来の実装方法の概念を示す斜視図。第６囚
は第５図の如くして実装したものの断面を示す図。第７
図〜第９図は本発明の他の実施例を示す図。 １は本発明のスリット構造をもつ親基板、２は子基板、
１１は１の表面に設けた端子又はパターン １１／
／／は裏面の端子又はパターン１２はスリット、１３は
スリットに設けた溝、 １４はスリット部のスルーホー
ル又は部分的なスルーホール又は導体金属。２１は子基
板の端子、 ３１．３２ははんだ。 １′は従来のスリット構造を持つ親基板１１ ． Ｉ＋
’は１′における表裏の端子又はパターン。 第７図
ホールとした親子基板の実装方法の概念を示す斜視図。 第２図は第１因のうち親基板のスリット部の拡大図、第
３図はスリット部のスルーホール形成方法を示す斜視図
、第４図は第１図の如くに実装したものの断面を示す図
０第５図は従来の実装方法の概念を示す斜視図。第６囚
は第５図の如くして実装したものの断面を示す図。第７
図〜第９図は本発明の他の実施例を示す図。 １は本発明のスリット構造をもつ親基板、２は子基板、
１１は１の表面に設けた端子又はパターン １１／
／／は裏面の端子又はパターン１２はスリット、１３は
スリットに設けた溝、 １４はスリット部のスルーホー
ル又は部分的なスルーホール又は導体金属。２１は子基
板の端子、 ３１．３２ははんだ。 １′は従来のスリット構造を持つ親基板１１ ． Ｉ＋
’は１′における表裏の端子又はパターン。 第７図
Claims (2)
- １．親基板（１）に設けたスリット（１２）に子基板（
２）を挿入し，子基板の端子（２１）と親基板（１）に
設けた対応するパターン（１１）とをはんだづけしてな
るプリント基板の実装方法において，親基板のスリット
部（１２）を部分的なスルーホールとしたことを特徴と
する該親子基板の実装方法。 - ２．親基板のスリット部（１２）にこれと直角方向のく
し形の切り込み（１７）を設けたことを特徴とする特許
請求の範囲第１項記載の親子基板の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298137A JPH0752790B2 (ja) | 1988-11-28 | 1988-11-28 | 親子基板の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298137A JPH0752790B2 (ja) | 1988-11-28 | 1988-11-28 | 親子基板の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144991A true JPH02144991A (ja) | 1990-06-04 |
| JPH0752790B2 JPH0752790B2 (ja) | 1995-06-05 |
Family
ID=17855664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298137A Expired - Lifetime JPH0752790B2 (ja) | 1988-11-28 | 1988-11-28 | 親子基板の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752790B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071822A (en) * | 1988-04-22 | 1991-12-10 | Kao Corporation | Recording material |
| EP0766507A1 (en) * | 1995-09-12 | 1997-04-02 | Allen-Bradley Company, Inc. | Circuit board having a window adapted to receive a single in-line package module |
| EP1729555A1 (de) * | 2005-05-31 | 2006-12-06 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer Leiterplatte und eines Leiterplattensystems sowie mittels solcher Verfahren hergestellte Leiterplattten und Leiterplattensysteme |
| DE102008012443B4 (de) * | 2008-03-04 | 2015-05-21 | Ifm Electronic Gmbh | Verbindungsanordnung zweier Leiterplatten für einen optischen Näherungsschalter |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59103471U (ja) * | 1982-12-28 | 1984-07-12 | 日本電気株式会社 | 印刷配線板 |
| JPS59186387A (ja) * | 1983-04-07 | 1984-10-23 | 松下電器産業株式会社 | プリント基板の接合方法 |
| JPS62254490A (ja) * | 1986-04-26 | 1987-11-06 | 東洋通信機株式会社 | プリント基板間の接続方法 |
| JPS62182577U (ja) * | 1986-05-12 | 1987-11-19 |
-
1988
- 1988-11-28 JP JP63298137A patent/JPH0752790B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59103471U (ja) * | 1982-12-28 | 1984-07-12 | 日本電気株式会社 | 印刷配線板 |
| JPS59186387A (ja) * | 1983-04-07 | 1984-10-23 | 松下電器産業株式会社 | プリント基板の接合方法 |
| JPS62254490A (ja) * | 1986-04-26 | 1987-11-06 | 東洋通信機株式会社 | プリント基板間の接続方法 |
| JPS62182577U (ja) * | 1986-05-12 | 1987-11-19 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071822A (en) * | 1988-04-22 | 1991-12-10 | Kao Corporation | Recording material |
| EP0766507A1 (en) * | 1995-09-12 | 1997-04-02 | Allen-Bradley Company, Inc. | Circuit board having a window adapted to receive a single in-line package module |
| EP1729555A1 (de) * | 2005-05-31 | 2006-12-06 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer Leiterplatte und eines Leiterplattensystems sowie mittels solcher Verfahren hergestellte Leiterplattten und Leiterplattensysteme |
| DE102008012443B4 (de) * | 2008-03-04 | 2015-05-21 | Ifm Electronic Gmbh | Verbindungsanordnung zweier Leiterplatten für einen optischen Näherungsschalter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752790B2 (ja) | 1995-06-05 |
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