JPH02141863A - 分散メモリアクセス方式 - Google Patents
分散メモリアクセス方式Info
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- JPH02141863A JPH02141863A JP29693988A JP29693988A JPH02141863A JP H02141863 A JPH02141863 A JP H02141863A JP 29693988 A JP29693988 A JP 29693988A JP 29693988 A JP29693988 A JP 29693988A JP H02141863 A JPH02141863 A JP H02141863A
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- 238000012545 processing Methods 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims description 14
- 238000012546 transfer Methods 0.000 abstract description 6
- 238000013519 translation Methods 0.000 description 13
- 230000007246 mechanism Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 101000583611 Prunus serotina Prunasin beta-glucosidase 1 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
物理的に分散された記憶装置(LM。〜)を、それぞれ
、独立に備えた複数個のプロセッシングエレメント(P
Ei、 i=0.1.〜)からなるマルチプロセッサシ
ステムにおける分散メモリアクセス方式に関し、 マルチプロセッサシステム内の全記憶装置のアドレス空
間を、一元的にアクセスする構成では、自己の持つ記憶
装置のアドレス空間に対するアクセスも遅(なって、シ
ステム性能が低下する問題を解消することを目的とし、 上記各プロセッシングエレメント(Pt!t、i・0.
■。
、独立に備えた複数個のプロセッシングエレメント(P
Ei、 i=0.1.〜)からなるマルチプロセッサシ
ステムにおける分散メモリアクセス方式に関し、 マルチプロセッサシステム内の全記憶装置のアドレス空
間を、一元的にアクセスする構成では、自己の持つ記憶
装置のアドレス空間に対するアクセスも遅(なって、シ
ステム性能が低下する問題を解消することを目的とし、 上記各プロセッシングエレメント(Pt!t、i・0.
■。
〜)が持つ記憶装置(LMa〜)のアドレス空間に、ロ
ーカル空間■と、グローバル空間■を設け、それぞれ、
独立なアドレスでアクセスする構成とし、上記各プロセ
ッシングエレメント(PE1. i=0、1゜〜)が発
行する第1の命令では、上記ローカル空間■をアクセス
し、上記各プロセッシングエレメント(PHA、 i=
0.1.〜)が発行する第2の命令では、上記グローバ
ル空間■をアクセスするように構成する。
ーカル空間■と、グローバル空間■を設け、それぞれ、
独立なアドレスでアクセスする構成とし、上記各プロセ
ッシングエレメント(PE1. i=0、1゜〜)が発
行する第1の命令では、上記ローカル空間■をアクセス
し、上記各プロセッシングエレメント(PHA、 i=
0.1.〜)が発行する第2の命令では、上記グローバ
ル空間■をアクセスするように構成する。
本発明は、物理的に分散された記憶装置(LM。
〜)を、それぞれ、独立に備えた複数個のプロセッシン
グエレメント(PE工、i・0.1.〜)からなるマル
チプロセッサシステムにける分散メモリアクセス方式に
関する。
グエレメント(PE工、i・0.1.〜)からなるマル
チプロセッサシステムにける分散メモリアクセス方式に
関する。
最近の計算機システムに対するテクノロジーの進歩に限
界がある為、単体の計算機システムでの処理能力の向上
には限界がある。
界がある為、単体の計算機システムでの処理能力の向上
には限界がある。
一方、ユーザプログラムは益々巨大化して、然も、高速
処理を要求する動向にある。
処理を要求する動向にある。
そこで、複数個のプロセッシングエレメント(PEi)
を並列に並べて、異なるプログラムを同時に実行するこ
とにより、データ処理の高速化を実現しようとすること
が行われる。
を並列に並べて、異なるプログラムを同時に実行するこ
とにより、データ処理の高速化を実現しようとすること
が行われる。
このとき、他のプロセッシングエレメント(PHJ)で
演算した結果を使用して自己のプロセッシングエレメン
ト(PEj)での演算を行うことがよくあるが、この場
合には、他のプロセッシングニレメン) (PH,)の
記憶装置(LMj)からのデータ転送が必要となる。
演算した結果を使用して自己のプロセッシングエレメン
ト(PEj)での演算を行うことがよくあるが、この場
合には、他のプロセッシングニレメン) (PH,)の
記憶装置(LMj)からのデータ転送が必要となる。
かかる、他のプロセッシングエレメント(PE、)の記
憶装置(LOJ)からのデータ転送を可能にするアクセ
ス機構を備えたときに、該マルチプロセッサシステム全
体の処理能力を低下させないメモリアクセス方式が要求
される。
憶装置(LOJ)からのデータ転送を可能にするアクセ
ス機構を備えたときに、該マルチプロセッサシステム全
体の処理能力を低下させないメモリアクセス方式が要求
される。
〔従来の技術と発明が解決しようとする課題〕第3図は
従来の分散メモリアクセス方式を説明する図であって、
(a)はアドレス変換機構の一例を示し、(b)は従来
方式による分散メモリに対するアクセスの概念を示した
図である。
従来の分散メモリアクセス方式を説明する図であって、
(a)はアドレス変換機構の一例を示し、(b)は従来
方式による分散メモリに対するアクセスの概念を示した
図である。
通常、計算機システムは記憶装置のアドレス空間を、ユ
ーザに対して実記憶のアドレス空間より大きく見せ、プ
ログラムの作成を容易にさせる為、仮想記憶方式をとる
ことが多い。
ーザに対して実記憶のアドレス空間より大きく見せ、プ
ログラムの作成を容易にさせる為、仮想記憶方式をとる
ことが多い。
この場合、命令から発行される記憶装置に対するアクセ
スアドレスは論理アドレスである為、該論理アドレス(
仮想アドレス)を実記憶アドレスに変換する為のハード
ウェアが必要となる。
スアドレスは論理アドレスである為、該論理アドレス(
仮想アドレス)を実記憶アドレスに変換する為のハード
ウェアが必要となる。
本図の(b)は物理的に分散された記憶装置(LM。。
1.〜) 11を、各々独立に持つ複数個のプロセッシ
ングエレメント(pEt、 t=(L L〜)1からな
るマルチプロセッサシステムにおいて、該マルチプロセ
ッサシステムの全体の記憶空間を一元的にアクセスでき
るような手段を備えた場合のメモリアクセスの概念を示
したものである。
ングエレメント(pEt、 t=(L L〜)1からな
るマルチプロセッサシステムにおいて、該マルチプロセ
ッサシステムの全体の記憶空間を一元的にアクセスでき
るような手段を備えた場合のメモリアクセスの概念を示
したものである。
この場合、各プロセッシングエレメント(PEi。
i・0.1.〜)1から発行される論理アドレスは、例
えば、(a)図に示した、64ビツトで構成され、アド
レス変換機構12により、例えば、プロセッシングエレ
メント(PHi、 i=0.1.〜)識別子(PH−I
D)と各プロセッシングエレメント(PH4,i=0.
1.〜)1が持つ記憶装置(LM。、3.〜)11内の
実アドレス(32ビツト)とに変換されることで、上記
−元管理された記憶空間を一元アクセスすることができ
る。
えば、(a)図に示した、64ビツトで構成され、アド
レス変換機構12により、例えば、プロセッシングエレ
メント(PHi、 i=0.1.〜)識別子(PH−I
D)と各プロセッシングエレメント(PH4,i=0.
1.〜)1が持つ記憶装置(LM。、3.〜)11内の
実アドレス(32ビツト)とに変換されることで、上記
−元管理された記憶空間を一元アクセスすることができ
る。
このようにすると、他のプロセッシングエレメント(P
Ej)が持つ記憶装置(LMj)をアクセスする場合は
良いが、自己の記憶記憶(LMi)をアクセスする場合
にも、(a)図に示した同じアドレス変換機構12を用
いて、アドレス変換が行われる為、当該マルチプロセッ
サシステムにおけるデータ処理においては、各プロセッ
シングエレメント(PE i )で実行されるプログラ
ムでは、一般に、自己の記憶装置(LMi) 11をア
クセスすることが多いことがら、当該マルチプロセッサ
システム全体の処理能力を著しく低下させる問題があっ
た。
Ej)が持つ記憶装置(LMj)をアクセスする場合は
良いが、自己の記憶記憶(LMi)をアクセスする場合
にも、(a)図に示した同じアドレス変換機構12を用
いて、アドレス変換が行われる為、当該マルチプロセッ
サシステムにおけるデータ処理においては、各プロセッ
シングエレメント(PE i )で実行されるプログラ
ムでは、一般に、自己の記憶装置(LMi) 11をア
クセスすることが多いことがら、当該マルチプロセッサ
システム全体の処理能力を著しく低下させる問題があっ
た。
本発明は上記従来の欠点に鑑み、物理的に分散された記
憶装置(LM。〜)を、それぞれ、独立に備えた複数個
のプロセッシングエレメント(PHA、 i=0、l、
〜)からなるマルチプロセッサシステムにおいて、該マ
ルチプロセッサシステム内の全記憶装置のアドレス空間
を、一元的にアクセスする構成では、自己の持つ記憶装
置のアドレス空間に対するアクセスも遅くなって、シス
テム性能が低下する問題を解消する分散メモリアクセス
方式を提供することを目的とするものである。
憶装置(LM。〜)を、それぞれ、独立に備えた複数個
のプロセッシングエレメント(PHA、 i=0、l、
〜)からなるマルチプロセッサシステムにおいて、該マ
ルチプロセッサシステム内の全記憶装置のアドレス空間
を、一元的にアクセスする構成では、自己の持つ記憶装
置のアドレス空間に対するアクセスも遅くなって、シス
テム性能が低下する問題を解消する分散メモリアクセス
方式を提供することを目的とするものである。
第1図は本発明の分散メモリアクセス方式の原理を示し
た図である。
た図である。
上記の問題点は下記の如くに構成された分散メモリアク
セス方式によって解決される。
セス方式によって解決される。
物理的に分散された記憶装置(LM。〜)11を、それ
ぞれ、独立に備えた複数個のプロセッシングエレメント
(PHA、 i=o、 1.〜)■からなるマルチプロ
セッサシステムにおいて、 上記各プロセッシングエレメント(1’E1. t=0
、1゜〜)lが持つ記憶装置(LM。〜)11のアドレ
ス空間に、ローカル空間■と、グローバル空間■を設け
、それぞれ、独立なアドレスでアクセスする構成とし、 上記各プロセッシングエレメント(PEA、 i=0、
1゜〜)1が発行する第1の命令(通常命令)では、上
記ローカル空間■をアクセスし、 上記各プロセッシングエレメント(PIE!、 i=0
、1゜〜)1が発行する第2の命令(特定命令:ローカ
ル空間/グローバル空間の間のデータ転送命令等)では
、上記グローバル空間■をアクセスするように構成する
。
ぞれ、独立に備えた複数個のプロセッシングエレメント
(PHA、 i=o、 1.〜)■からなるマルチプロ
セッサシステムにおいて、 上記各プロセッシングエレメント(1’E1. t=0
、1゜〜)lが持つ記憶装置(LM。〜)11のアドレ
ス空間に、ローカル空間■と、グローバル空間■を設け
、それぞれ、独立なアドレスでアクセスする構成とし、 上記各プロセッシングエレメント(PEA、 i=0、
1゜〜)1が発行する第1の命令(通常命令)では、上
記ローカル空間■をアクセスし、 上記各プロセッシングエレメント(PIE!、 i=0
、1゜〜)1が発行する第2の命令(特定命令:ローカ
ル空間/グローバル空間の間のデータ転送命令等)では
、上記グローバル空間■をアクセスするように構成する
。
即ち、本発明によれば、物理的に分散された記憶装置(
LM、〜)を、それぞれ、独立に備えた複数個のプロセ
ッシングエレメント(PRl、 i=0.1.〜)から
なるマルチプロセッサシステムにおいて、各プロセッシ
ングエレメント(PHA、 i=0、1.〜)カ持つ記
ffl装置(LM。、1.〜)に、各プロセッシングエ
レメント(PBz、i=0、1.〜)から通常の命令で
のみアクセスするローカル空間■と、自己、及び他のプ
ロセッシングエレメントから特定の命令でのみアクセス
できるグローバル空間■を設け、該ローカル空間■に対
するアドレスはビット幅を小さ((例えば、4バイト)
し、論理アドレス→実アドレスへのアドレス変換回路の
ハードウェア量を少なくして、通常の命令での自己の記
憶装置(LM。
LM、〜)を、それぞれ、独立に備えた複数個のプロセ
ッシングエレメント(PRl、 i=0.1.〜)から
なるマルチプロセッサシステムにおいて、各プロセッシ
ングエレメント(PHA、 i=0、1.〜)カ持つ記
ffl装置(LM。、1.〜)に、各プロセッシングエ
レメント(PBz、i=0、1.〜)から通常の命令で
のみアクセスするローカル空間■と、自己、及び他のプ
ロセッシングエレメントから特定の命令でのみアクセス
できるグローバル空間■を設け、該ローカル空間■に対
するアドレスはビット幅を小さ((例えば、4バイト)
し、論理アドレス→実アドレスへのアドレス変換回路の
ハードウェア量を少なくして、通常の命令での自己の記
憶装置(LM。
〜)に対する高速アクセスができるようにし、グローバ
ル空間に対するアドレスのビット幅は大きく (例えば
、8バイトに)して、該アドレス変換時間はローカル空
間をアクセスする場合に比較して太き(なるが、特別な
命令、例えば、ローカル空間/グローバル空間の間のデ
ータ転送命令等で、それぞれのプロセッシングエレメン
トCPE=、 i・0゜1、〜)から任意のプロセッシ
ングエレメント(PEj)の記憶装置(LMj、J=0
、1.〜)にアクセスできるようにし、同一の実メモリ
に対して、ローカル/グローバル空間の両方からマツピ
ングできるようにしたものであるので、該マルチプロセ
ッサシステム内のグローバル空間はユーザから一元的に
見えると共に、自己の記憶装置(LMi)にマツピング
された領域に対しては、ローカル空間■として、通常の
命令でアクセスすることにより高速アクセスが可能とな
る効果がある。
ル空間に対するアドレスのビット幅は大きく (例えば
、8バイトに)して、該アドレス変換時間はローカル空
間をアクセスする場合に比較して太き(なるが、特別な
命令、例えば、ローカル空間/グローバル空間の間のデ
ータ転送命令等で、それぞれのプロセッシングエレメン
トCPE=、 i・0゜1、〜)から任意のプロセッシ
ングエレメント(PEj)の記憶装置(LMj、J=0
、1.〜)にアクセスできるようにし、同一の実メモリ
に対して、ローカル/グローバル空間の両方からマツピ
ングできるようにしたものであるので、該マルチプロセ
ッサシステム内のグローバル空間はユーザから一元的に
見えると共に、自己の記憶装置(LMi)にマツピング
された領域に対しては、ローカル空間■として、通常の
命令でアクセスすることにより高速アクセスが可能とな
る効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第1図が本発明の分散メモリアクセス方式の原理
を示した図であり、第2図が本発明の一実施例を示した
図であり、(al) 、 (a2)はアドレス変換機構
の構成例を示し、(b)はあるプロセッシングエレメン
ト(PH1)からのメモリ空間の見え方を示しており、
ローカルアドレス変換機構13.グローバルアドレス変
換mttR12と、該グローバルアドレス変換機構12
を使用できる特定の命令手段が本発明を実施するのに必
要な手段である。尚、企図を通して同じ符号は同じ対象
物を示している。
を示した図であり、第2図が本発明の一実施例を示した
図であり、(al) 、 (a2)はアドレス変換機構
の構成例を示し、(b)はあるプロセッシングエレメン
ト(PH1)からのメモリ空間の見え方を示しており、
ローカルアドレス変換機構13.グローバルアドレス変
換mttR12と、該グローバルアドレス変換機構12
を使用できる特定の命令手段が本発明を実施するのに必
要な手段である。尚、企図を通して同じ符号は同じ対象
物を示している。
以下、第1図を参照しながら第2図によって、本発明の
分散メモリアクセス方式を説明する。
分散メモリアクセス方式を説明する。
本発明においては、各プロセッシングニレメン) (P
Rl、i=0.1.〜)1が持っている記憶装置(LM
i。
Rl、i=0.1.〜)1が持っている記憶装置(LM
i。
i・0.l、〜)にローカル空間■と、グローバル空間
■の2つの空間を設けて、該ローカル空間■は、それぞ
れのプロセッシングエレメント(PHA、 i・0゜1
、〜)lが発行する通常の命令でしかアクセスできない
ように、該ローカル空間■に対するアドレスのビット幅
を小さく、例えば、4バイトとし、(al)図に示した
ローカルアドレス変換機構13で論理アドレス→実アド
レス変換を高速に行えるようにする。
■の2つの空間を設けて、該ローカル空間■は、それぞ
れのプロセッシングエレメント(PHA、 i・0゜1
、〜)lが発行する通常の命令でしかアクセスできない
ように、該ローカル空間■に対するアドレスのビット幅
を小さく、例えば、4バイトとし、(al)図に示した
ローカルアドレス変換機構13で論理アドレス→実アド
レス変換を高速に行えるようにする。
そして、グローバル空間■は、それぞれのプロセッシン
グエレメント(PEi、i=0、1.〜)1が発行する
特定の命令、例えば、あるプロセッシングエレメント(
PIEi) 1から他のプロセッシングエレメント(p
H!j) 1の記憶装置(LM、) 11をアクセスで
きるように、該グローバル空間■に対するアドレスのビ
ット幅は大きく、例えば、8バイトとし、(a2)図に
示したグローバルアドレス変換機構12で論理アドレス
→実アドレス変換を行う為、上記ローカルアドレス変換
回路13に比較して変換時間が長くなる。
グエレメント(PEi、i=0、1.〜)1が発行する
特定の命令、例えば、あるプロセッシングエレメント(
PIEi) 1から他のプロセッシングエレメント(p
H!j) 1の記憶装置(LM、) 11をアクセスで
きるように、該グローバル空間■に対するアドレスのビ
ット幅は大きく、例えば、8バイトとし、(a2)図に
示したグローバルアドレス変換機構12で論理アドレス
→実アドレス変換を行う為、上記ローカルアドレス変換
回路13に比較して変換時間が長くなる。
(b)図はあるプロセッシングエレメント(PEi)
1から見た当該マルチプロセッサシステムのメモリ空間
の見え方を示したもので、本発明においては、該プロセ
ッシングエレメント(PEi) 1からのメモリ空間が
2つ存在するようにした所に特徴がある。
1から見た当該マルチプロセッサシステムのメモリ空間
の見え方を示したもので、本発明においては、該プロセ
ッシングエレメント(PEi) 1からのメモリ空間が
2つ存在するようにした所に特徴がある。
即ち、通常命令でローカル空間■をアクセスした場合に
は、小さいビット幅(例えば、4バイト幅)のローカル
アドレス変換機構13により、自己の記憶装置(lJl
i) 11にのみマツピングされることで、グローバル
空間■に属する領域(第1図の斜線で示した部分)でも
高速アクセスが可能となる。
は、小さいビット幅(例えば、4バイト幅)のローカル
アドレス変換機構13により、自己の記憶装置(lJl
i) 11にのみマツピングされることで、グローバル
空間■に属する領域(第1図の斜線で示した部分)でも
高速アクセスが可能となる。
該プロセッシングエレメント(PEi) 1が特定の命
令を使用してグローバル空間■をアクセスした場合には
、大きいビット幅(例えば、8バイト幅)のグローバル
アドレス変換機構12により、自己の記憶装置(LMi
) 11は勿論、他の全てのプロセッシングエレメント
(PEj) 1の記憶装置(LMj) 11に対してマ
ツピングされ、当該マルチプロセッサシステムの全メモ
リ空間が、ユーザから一元的に見ることができる。
令を使用してグローバル空間■をアクセスした場合には
、大きいビット幅(例えば、8バイト幅)のグローバル
アドレス変換機構12により、自己の記憶装置(LMi
) 11は勿論、他の全てのプロセッシングエレメント
(PEj) 1の記憶装置(LMj) 11に対してマ
ツピングされ、当該マルチプロセッサシステムの全メモ
リ空間が、ユーザから一元的に見ることができる。
このように、本発明は、物理的に分散された記憶装置(
LM。〜)を、それぞれ、独立に備えた複数個のプロセ
ッシングエレメント(PE=、 t=o+ 1+〜)か
らなるマルチプロセッサシステムにおいて、記憶装置に
階層(上位階層の高速メモリ→低位階層の低速メモリ)
を設け、共用のメモリ空間(グローバル空間)■が自己
の記憶装置(LMi)上にある場合には、上位階層のア
クセス手段、即ち、通常の命令によるアクセス手段で高
速にアクセスできるようにした所に特徴がある。
LM。〜)を、それぞれ、独立に備えた複数個のプロセ
ッシングエレメント(PE=、 t=o+ 1+〜)か
らなるマルチプロセッサシステムにおいて、記憶装置に
階層(上位階層の高速メモリ→低位階層の低速メモリ)
を設け、共用のメモリ空間(グローバル空間)■が自己
の記憶装置(LMi)上にある場合には、上位階層のア
クセス手段、即ち、通常の命令によるアクセス手段で高
速にアクセスできるようにした所に特徴がある。
以上、詳細に説明したように、本発明の分散メモリ、ア
クセス方式は、物理的に分散された記憶装置(LM。〜
)を、それぞれ、独立に備えた複数個のプロセッシング
エレメント(PIEi、i=0、1.〜)からなるマル
チプロセッサシステムにおいて、上記各プロセッシング
エレメント(pEt、 t=(L 1+〜)が持つ記憶
装置(LM。〜)のアドレス空間に、ローカル空間■と
、グローバル空間■を設け、それぞれ、異なるビット幅
(ローカル空間へのアクセスアドレスのビット幅くグロ
ーバル空間へのアクセスアドレスのビット幅)のアドレ
スでアクセスする構成とし、上記各プロセッシングエレ
メント(PE、。
クセス方式は、物理的に分散された記憶装置(LM。〜
)を、それぞれ、独立に備えた複数個のプロセッシング
エレメント(PIEi、i=0、1.〜)からなるマル
チプロセッサシステムにおいて、上記各プロセッシング
エレメント(pEt、 t=(L 1+〜)が持つ記憶
装置(LM。〜)のアドレス空間に、ローカル空間■と
、グローバル空間■を設け、それぞれ、異なるビット幅
(ローカル空間へのアクセスアドレスのビット幅くグロ
ーバル空間へのアクセスアドレスのビット幅)のアドレ
スでアクセスする構成とし、上記各プロセッシングエレ
メント(PE、。
i=0、1.〜)が発行する第1の命令(通常命令)で
は、上記ローカル空間■をアクセスし、上記各プロセッ
シングエレメント(pEt、 i”o+ L〜)が発行
する第2の命令(特定の命令)では、上記グローバル空
間■をアクセスするようにしたものであるので、該マル
チプロセッサシステム内のグローバル空間■がユーザか
ら一元的に見えると共に、自己の記憶装置(LMi)に
マツピングされた領域(第1図で斜線で示した部分)に
対しては、ローカル空間■として、通常の命令でアクセ
スすることにより高速アクセスが可能となる効果がある
。
は、上記ローカル空間■をアクセスし、上記各プロセッ
シングエレメント(pEt、 i”o+ L〜)が発行
する第2の命令(特定の命令)では、上記グローバル空
間■をアクセスするようにしたものであるので、該マル
チプロセッサシステム内のグローバル空間■がユーザか
ら一元的に見えると共に、自己の記憶装置(LMi)に
マツピングされた領域(第1図で斜線で示した部分)に
対しては、ローカル空間■として、通常の命令でアクセ
スすることにより高速アクセスが可能となる効果がある
。
第1図は本発明の分散メモリアクセス方式の原理を示し
た図。 第2図は本発明の一実施例を示した図。 第3図は従来の分散メモリアクセス方式を説明する図。 である。 図面において、 1はプロセッシングエレメント(PEo、 I+ 〜)
。 11は記憶装置(LM。1.〜)。 1.2はグローバルアドレス変換機構、又は、アドレス
変換機構。 13はローカルアドレス変換機構。 ■はローカル空間、 ■はグローバル空間。 をそれぞれ示す。 2bit (4/) (a2) 19発日月の−yネ巨弁1し承し′だ起vIz回(イ/
1f) 64どツL イ庭球Jへ分−1t〆そI/ア7乞スス方式8i楚eN
aVtz 回 (イ0υ
た図。 第2図は本発明の一実施例を示した図。 第3図は従来の分散メモリアクセス方式を説明する図。 である。 図面において、 1はプロセッシングエレメント(PEo、 I+ 〜)
。 11は記憶装置(LM。1.〜)。 1.2はグローバルアドレス変換機構、又は、アドレス
変換機構。 13はローカルアドレス変換機構。 ■はローカル空間、 ■はグローバル空間。 をそれぞれ示す。 2bit (4/) (a2) 19発日月の−yネ巨弁1し承し′だ起vIz回(イ/
1f) 64どツL イ庭球Jへ分−1t〆そI/ア7乞スス方式8i楚eN
aVtz 回 (イ0υ
Claims (1)
- 【特許請求の範囲】 物理的に分散された記憶装置(LM_0〜)(11)を
、それぞれ、独立に備えた複数個のプロセッシングエレ
メント(PE_i、i=0、1、〜)(1)からなるマ
ルチプロセッサシステムにおいて、 上記各プロセッシングエレメント(PE_i、i=0、
1、〜)(1)が持つ記憶装置(LM_0〜)(11)
のアドレス空間に、ローカル空間([1])と、グロー
バル空間([2])を設け、それぞれ、独立なアドレス
でアクセスする構成とし、 上記各プロセッシングエレメント(PE_i、i=0、
1、〜)(1)が発行する第1の命令では、上記ローカ
ル空間([1])をアクセスし、 上記各プロセッシングエレメント(PE_i、i=0、
1、〜)(1)が発行する第2の命令では、上記グロー
バル空間([2])をアクセスするように構成したこと
を特徴とする分散メモリアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63296939A JP3004278B2 (ja) | 1988-11-24 | 1988-11-24 | マルチプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63296939A JP3004278B2 (ja) | 1988-11-24 | 1988-11-24 | マルチプロセッサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02141863A true JPH02141863A (ja) | 1990-05-31 |
JP3004278B2 JP3004278B2 (ja) | 2000-01-31 |
Family
ID=17840134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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