JPH02141162A - 変復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、信号処理規格を異にする複数の変復調回路を
備えた変復調装置に係り、特にファクシミリ装置に好適
な変復調装置に関する。

［従来の技術］ 変復調装置はモデムとも呼ばれ、電話のようなアナログ
回線を用いてデジタルデータを伝送するための装置であ
り、その通信方式や変調方式としては、例えば国際規格
として、国際電信１１話諮問委員会（ＣＣＩＴＴ）で、
■シリーズ勧告として、個別に決められている。

ところで、実際の装置では、複数の規格を内蔵すること
が多く、特にファクシミリ用のモデムでは、ファクシミ
リ装置そのものが６３（１分機規格）、Ｇ２（３分機規
格）、Ｇｌ（６分機規格）などの複数の規格を内蔵する
ことが普通であることから、このようなファクシミリに
使用するモデムでは複数規格の内蔵がほとんど不可欠で
ある。

また、ファクシミリ装置では、さらに伝送制御手順を確
実にするために、画信号伝送用のモデムと、手順信号用
のモデムと別規格にするといった、ファクシミリとして
のモデム規格及びモデム使用規格などが特に定められて
おり、この中では、シーケンスを誤らぬように複数モデ
ム規格の並行動作なども定められており、このため、モ
デム装置としてはもちろん、ファクシミリ装置としても
、これらの規格を全て満足させようとすると、装置や制
御が複雑になる欠点があった。

特に、モデムの並行動作を満足させるためには、モデム
とファクシミリ本体との間に複数のＩ／Ｆを設ける必要
があり、さらに受信の際には、受信したデータの意味と
、これが正しいかどうかでいずれの信号が着信したかを
決定する複雑な方法が必要であった。

そこで、公知のファクシミリ用の成るモデム装置では、
複数モデム機能を備え、それに対する共通の入出力端子
をシーケンス的に切換えて使用することで経済化をはか
る提案がなされており、この従来例では、上記した切換
えに高速モデム規格のトレーニング信号検出結果を利用
するようになっている。

しかし、高速モデムは回線の雑音や各種の波形歪の影響
を受けやすく、従って、この従来例では、正しく切換え
られない場合があり、また、複数モデム機能の並行動作
ではないために、正しく切換えられたときでも直ちに切
換えたモデム機能の信号が得られないという問題がある
。

なお、この従来例としては、ロックウェル１９８５デー
タ・ブック　ｐ、７−７〜７−１９．ｒアール９６　フ
ァックス　９６００　８ＰＳ　　ファクシミリ　モデム
」 （ＲＯＣＷＥＬＬ　　１９８５　　ＤＡＴＡ　　Ｂｏ。

Ｋｐ、７−７〜７−１９、ｒＲ９６ＦＡＸ９６００　　
ＢＰＳ　　ＦＡＣ５ＩＭＩＬＥ　　ＭＯＤＥＭＪ）によ
る開示を挙げることができる。

［発明が解決しようとする課題］ モデムの実現形態は、大きな箱に多数の電子回路基板を
実装したＢＯＸ形、１枚の電子回路基板に実装したＣＡ
ＲＤ形へと、また機能的には、複数モデム装置の並用型
から、複数モデム機能の共通入出力端子化をはかった統
合型へと、小型化。

経済化がはかられてきたが、複数モデム機能の並行動作
を犠牲にしており、このためモデム機能の切換えが不確
実になる欠点があり、これは上記した従来技術でも例外
ではない。

本発明の目的は、上記した従来技術の欠点を改良した、
より確実なモデム機能の切換えが可能で、特にファクシ
ミリ用に好適なモデムを提供するにある。

本発明の他の目的は、モデム機能を切換えた場合に、直
ちに切換えた側のモデム信号が得られるモデムを提供す
るにある。

本発明のさらに他の目的は、複数モデム機能を搭載した
小型で経済的なモデムを提供するにある。

［課題を解決するための手段］ 上記目的は、モデムに内蔵した複数規格のモデムの中か
ら必要な規格を選んで並行動作させ、共通化した入出力
部に、各モデムの入出力を選択的に接続する切換手段、
この切換えに必要な専用の信号検出手段を内蔵させるこ
とによって、また。

これらを内蔵したモデムを用いてファクシミリを構成し
、ファクシミリ本体からあるいは自動的に切換え制御す
ることによって達成される。

本発明の他の目的は、専用の信号検出手段として、低速
モデムを用いることとし、また、入力信号の有無（パワ
ー）検出、自動利得制御（ＡＧＣ）。

キャリア再生（ＰＬＬ）タイミング同期などの初期シー
ケンスを終了した後で、フラグパターンを検出し、この
フラグパターンを少なくとも１以上検出したことを条件
として、低速モデム信号受信に切換える信号を受信した
と判断させることで達成される。なお、初期シーケンス
中は、出力する受信データはマークホールドする。

また、本発明のさらに他の目的は、上記した機能を全て
ＬＳＩ化し、１個のチップに搭載するこデムは、低速モ
デムとその他のモデムが選択されて並行動作させられる
。また、信号検出手段は、低速モデムの出力の中から受
信されてきたフラグパターンを専用の検出手段で検出す
る。さらに、この信号を用いて低速モデムを用いるか他
のモデムを用いるかを判断し、モデムを切換える。

Ｇ３ファクシミリモードでは、高速モデムと低速モデム
を用いるが、低速モデムは高速モデムに比して１０分の
１の所要Ｓ／Ｎであり１通常の実用例では、高速モデム
が相当にひどい動作不良を生じている場合でも正しい受
信動作ができる。

また、Ｇ３ファクシミリモードでは、低速モデムのデー
タ伝送に先立って必ず、連続フラグパターンを伝送する
よう規格で決められている。このため低速モデム受信を
目的とした信号が着信しているかどうかを、低速モデム
出力中にフラグパターンで検出することにより、正しい
モデム選択が実現できる。

また、このフラグ検出に当って、低速モデムが信号受信
を開始した初めの過渡的な部分、すなわち初期シーケン
ス期間を終了するまでは受信データにかかわらず、出力
されてくる受信データをマークホールするようにし、こ
の結果を用いてフラグを検出するためｌこ、受信データ
に意味がないほどの回線状態でなければ、極めて安定か
つ信頼性の高い信号検出が可能である。

これらの機能をｖ　ｃ　Ｓ　Ｉ’に搭載すれば、より確
実な動作と、端子を削減した小型のパッケージが可能に
なり、小型化、経済化が達成できる。

［実施例］ 以下、本発明による変復調装置について、図示の実施例
により詳細に説明する。

第１図は本発明の一実施例を示す機能ブロック図で、図
において、１は規格ｖ、２９やｖ、２７ｔａｒ等の高速
モデムの受信部（Ｈ−ＤＭ）　、２は規格ｖ、２１の低
速モデムの高域側チャネルの受信部（Ｌ−ＤＭ）　、３
はモデム１，２の出力を選択する切換回路（ＳＷ）、４
は低速モデムの出力からフラグ信号を検出するフラグ検
出回路（ＦＬＧＤ）、５は帯域制限フィルタ（ＢＰＦ）
、６は自動利得制御回路（ＡＧＣ）、７は低速モデムの
出力データのタイミングに合った受信タイミングを再生
する同期化回路（ＳＹＮ）、８は低速モデム２が定常受
信状態になるまで受信データを保持するマークホールド
回路である。

なお、図示してないが、モデムとしては、この他にも、
規格化されている受信部や、各々に対応する送信部が必
要なことはいうまでもなく、さらにモデム自身のシーケ
ンスを制御するための手段も必要であるが、これらはい
ずれも公知であり、特に制御のための手段としても、例
えばマイコンなどで構成した公知のものでよいので、説
明は省略する。

このモデムの入力Ｓｉｇは、ＢＰＦ５によってモデム動
作に不要な帯域外成分を除去された後で、ＡＧＣ６に供
給され、ここで入力信号の有無を常に監視される。ここ
での入力信号の有無は信号電力（パワー）によって判断
され、信号有りと判断されたときには、ＰＷ倍信号ＯＮ
（”Ｈ”レベル）になると同時に、ＡＧＣ出力の平均電
力が一定になるように所定の利得が与えられる。

ＡＧＣ６の出力はＨ−ＤＭＩとＬ−ＤＭ２とに与えられ
、所定の信号が復調される。そして、これらの信号のう
ち、Ｈ−ＤＭＩの受信データ（ＲＤＨ）及び受信タイミ
ング（ＲＴＨ）、ＲＤＨが有効であることを示す信号Ｃ
ＤＨは、それぞれＳＷ３に人力される。他方、Ｌ−ＤＭ
２は周波数遷移変調（ＦＳＫ）方式であり、その復調部
からは受信データＲＤＬ’以外は発生しない。

このデータＲＤＬ’には受信データの変化点が含まれて
おり、ＦＳＫ方式では、これを用いてタイミングＲＴＬ
を再生する。従って、タイミングＲ工りがデータＲＤＬ
″に同期するまではホールド回路８によってマークホー
ルドしておき、このマークホールドしたデータＲＤＬを
出力するようにして、これにより、Ｌ−ＤＭ２からは、
見かけ上、データＲＤＬとタイミングＲＴＬが発生して
いるように見え、これをＳＷ３に入力する。なお、Ｈ−
ＤＭの１の信号ＣＤＨに対応する信号は、ここではＰＷ
倍信号代用する。

ＦＬＧＤ４にはデータＲＤＬ’ではなく、データＲＤＬ
及びタイミングＲＴＬを入力し、これによりＴＬＧＤ４
は、データＲＤＬをＲＴＬのタイミングで検査し、その
データの並びが”０１１１１１１００１１１１１１０”
なるシーケンス、すなわちフラグ０１１１１１１０”シ
ーケンスが２連続しているかどうかをチエツクする。そ
して、フラグが検出されたら８ビットのタイミングＲＴ
Ｌを受ける間、ＦＬＧ信号をＯＮ（“Ｈ”　）　ニする
。

ＳＷ３にはモデム外、例えばファクシミリ本体の制御部
から信号Ｓが入力されており、これによつてＨ−ＤＭ高
出力Ｌ−ＤＭ高出力を選択する。

次に、この実施例の動作について説明する。

第２図はモデムの一般的な接続状況を示したもので、フ
ァクシミリ１０．１０’はそれぞれ伝送信号を授受する
本体部１１．１１’　と、モデム１２゜１２′とから成
っており、図ではファクシミリ１０から１０′へ電送す
る場合を示していて、左側はファクシミリの送信部を右
側はファクシミリの受信部を用いている。

しかし、実際の伝送では、半２重で双方向に伝送される
ので、この動作を第３図により説明する。

第３図において、Ｔｘは送信側の信号発生を、Ｒｘは受
信側の信号発生をそれぞれ示し、Ｓｉｇは受信側におい
てモニタした回線信号を示す、なお、この第３図は、■
〜■までの９のフェーズに分かれているＧ３ファクシミ
リ手順を示したもので、■のフェーズは受信部の着呼応
答（トーン信号）を示し、引き続いてフェーズ■で機器
識別表示（低速モデム：ＴＳＫ信号）により交信能力を
送信側に伝えている。送信側は、これらの信号を通信速
度を測、定し、これらを低速モデムによって受信命令と
して伝え、引き続いてフェーズ■で、高速モデムによっ
て通信路の伝送特性、つまり誤り率を測定するための信
号を送り出す、受信側は、受信命令に従って高速モデム
を受信準備し、誤り率を測定し、画信号を受信するに足
る品質であれば、フェーズ■で受信準備完了信号を低速
モデムを用いて送信し、■のフェーズで再び高速モデム
を受信状態にする。送信側はフェーズ■で受信準備完了
信号を受けとると、引き続いてフェーズ■で高速モデム
に切換えて画信号を送信する。

こうして原稿１頁の送信を終えると、次ページの電送が
あるかどうかによってページ終了信号を選択し、フェー
ズ■で再び低速モデムに切換えて、送信する。受信側は
、フェーズ■での高速モデムによる画信号中にページ終
了信号を受信すると、低速モデムに切換え、低速モデム
によりページ終了信号を受信する（フェーズ■）。

他方、次ページが存在しない場合には、送信側からフェ
ーズ■でメツセージ終了が通知される。

このため、受信側は、フェーズ■において画信号が十分
な品質で受信できたか否かを低速モデムで送信側に通知
しくフェーズ■）、これを受けた送信側は、正しい電送
が終了したとして、フェーズ■で低速モデムにて回線開
放命令を受信側に通知することで通信が終了する。

さらに、複数ページの通信がある場合は、ページ終了時
に送信側から■又は■のフェーズに戻ることを通知し、
再びそこから通信を継続する。

以上のように、低速モデムと高速モデムをその役割に応
じて使い分けながら通信することに特徴がある。また、
伝送誤りに対してはリトライシーケンスを設定しており
、例えば■のフェーズで。

仮に送信側が受信を誤った場合には再びフェーズ■、■
に戻り、信号を送信する。このため、受信側は■のフェ
ーズでも高速モデムだけでなく低速モデムも受信状態に
しておく必要がある。これは■のフェーズでも同様であ
り、■と■のフェーズで誤れば、受信側はフェーズ■に
行かず、■のフェーズで■か■のフェーズでの結果を待
つことになる。

このように、Ｇ３ファクシミリでは、低速モデムと高速
モデムの並行動作が必要である。

しかし、実際には、どの時点でもいずれか一方の信号だ
けが伝送されているにすぎず、ファクシミリ本体は、両
方を同時に受信する必要はないのである。

そこで、この実施例では、実際に伝送されている信号を
次のようにして識別し、モデムを切換えるようになって
いる。

第４図は、第１図の実施例における各部の信号波形を示
したもので、ここでは、仮に低速モデムの信号が着信し
た場合を示しており、低速モデム信号の形式は、ｎ２個
前のフラグ部（１１〜３５個）、データ部、ｎ２個の後
フラグ部（ｎ２＞１）から成っており、データ部の内容
によって各種の情報を伝送することになっている。

ここで、フラグとは、上記したように、デジタルデータ
のピットシーケンスが”０１１１１１１０”なる８ビッ
トのパターンを指しており、低速モデムの伝送スピード
は、３００ｂｐｓなので、前フラグは約１秒間連続する
。

第４図のＳｉｇで示す信号が第１図の回路に入力される
と、まず、ＡＧＣ部６で、その信号が受信するに十分な
大きさの信号であるか否かが判定される。この判定には
ｔ工時間を必要とし、信号が着信していればＰＷ倍信号
“Ｈｊｊになり、信号がなくなれば“Ｌ”になる。

信号ＤＭは、Ｌ−０Ｍ２の内部にある復調波形であり、
ここでは、信号着信から（ｔｚ＋ｔｉ）秒後に正常な復
調状態になることを示している。すなわち、ＡＧＣやキ
ャリア再生のための時間が必要であり、それがＤｉ＋ｔ
ｉ）秒である。

ＲＤＬ’は、信号ＤＭを振幅方向にデジタル化したもの
であり、従って、（ｔｔ＋ｔｚ）の間は。

信号が着信していても正しい受信波形は得られていない
。

ところで、この信号ＤＭは、送信時のタイミング情報を
持ってはいるが、復調手段ではそれを知ることができな
い。そこで、ＲＤＬ’のレベル変化点から、タイミング
を再生する必要がある。すなわち、自走タイミングで最
初にＲＤＬ’の変化点位相を把握し、平均的なタイミン
グに合わせ（ＦＡＳＴタイミング）、次にタイミングＰ
ＬＬ（ランダムウオークフィルタ形）を用いて追従する
のである。これが５ＹＮＣ７の機能である。

ＦＡＳＴタイミング処理は、信号着信後、ｔｉ＋１．時
間後から変化点位相を観測し、２つの変化点を受けた時
点で初期セットするため、時間ｔ。

の幅はＲＤＬ’の波形により変化する。このＦＡＳＴタ
イミングが終了するまでは、ホールド回路８をホールド
側に倒しておく。このようにすることで、ＦＬＧＤ４で
フラグ検出に誤りを生じるのが自動的に防止され、かつ
、仮にＲＤＬをＳＷ３によって外部に出力していたとし
ても、外部機器が過渡時でのＲＤＬを受けてしまう虞れ
がない。

ｔ、後にホールドが解除されると、ＦＬＧＤ４はフラグ
検出処理を始める。このアルゴリズムは、シフトレジス
タとビットパターンコンパレータとを１ビット受信毎に
動作せしめ、フラグの２連続を検出し、また、ひとたび
フラグの２連続を検出したら、８ビットのデータ受信の
間は、この検出結果を保持する方式であり、検出結果が
信号ＦＬＧである。

Ｌ−０Ｍ２は、Ｈ−ＤＭＩに比べて格段に誤り率が低く
、シかも本実施例では、Ｌ−０Ｍ２の受信の立ち上がり
の過渡状態を除去するようＲＤＬを加工し、かつ、この
結果を用いて２連続フラグ検出を行なっている。従って
、ファクシミリ本体は、この信号ＦＬＧを用いることに
より、Ｌ−０Ｍ２とＨ−ＤＭＩのいずれを用いれば良い
かを判断できるために、ファクシミリ本体の負荷を軽く
し、かつ、確実な切換えを可能にしている。

ところで、第１図では、この実施例の各部がブロックで
示してあり、それらは全てハード的に構成されているよ
うにみえるが、この実施例では、ＢＰＦ５を除き、それ
以外の機能は全てＤＳＰのソフトウェアで処理されるよ
うになっており、以下、このソフトウェア処理の実施例
について説明する。

第２図で説明したように、実際のファクシミリ装置では
、ファクシミリ本体１１とモデム１２からなっており、
これらは第５図に示すように接続されている。

この第５図は、ファクシミリ本体１１と、モデム１２の
受信部分の接続状況を示したもので、以下、この動作を
第６図のフローチャートを用いて説明する。

この第６図のフローチャートは、モデムの並行動作が必
要とされるファクシミリ手順のＣフェーズ（ＣＣＩＴＴ
規格）を示したもので、画信号又は制御手順信号のいず
れかの受信を期待している。

まず、受信フェーズＣに入ると、最初に高速モデム出力
に入出力を切換えて、処理の許容時間約６秒をタイマに
セットする（Ｂ　ｏ　ｘｌｏｏ）　、すなわち、この規
格でのプロトコルでは、６秒以内に信号着信があること
になっているのである。信号が着信するとＦＣＤが１′
１”になり（Ｂ　ｏ　ｘ２００）、信号内容のチエツク
に移行する。フラグが検知できれば（Ｂｏｘ４００）　
、低速モデム出力に切換え（Ｂｏｘ５００）　、手順信
号を受信し、そうでなければ、Ｘ秒（ｘ＝３００ｍｇ〜
ｌｓ、モデムのスピードによって変化）が経過するのを
待ち（Ｂｏｘ６００）、高速モデムのトレーニングが終
了していれば（Ｂｏｘ７００）、画受信に移行する。

しかして、これらの信号がセットしたタイマ時間内に、
すなわち、６秒以内に検出できなければ手順エラーであ
り、エラー処理に移行する（Ｂ。

ｘ８００）− 入出力が共通端子化されている従来例では、Ｂｏｘ’４
００での処理が不可能なために、雑音によって誤動作し
、そのまま画像の受信に移行してしまう場合がしばしば
あった。また、共通端子化しないで並列動作をさせたモ
デムでは、Ｂ　ｏ　ｘ４００の処理を本体１１側で実施
していたために、端子規模が増え、かつ本体側の処理が
増える欠点があった。

しかして、この実施例によれば、確実に、かつ簡単にモ
デムを切分けることができる効果がある。

なお、こみ実施例のモデムでは、上記したように、ＢＰ
Ｏ４より右側のブロックを全てＤＳＰ（Ｄ　１ｇ１ｔａ
ｌ　Ｓ　ｉｇｎａｌ　Ｐ　ｒｏｃｅｓｓｏｒ）のソフト
ウェアで実施したが、一部をハード的な回路で構成して
も良い。特にフラグ検出部４のハード回路化は。

ソフトウェアのダイナミックステップ削減に有効である
。

また、本実施例ではフラグ検出を２連続としたために、
Ｌ−ＤＭへの信号着信検知を確実にしている。

さらに、本実施例では、フラグの検出結果を８ビット分
保持するようにしたため、ファクシミリ本体での認識が
確実に得られるという効果がある。

また、本発明によるモデムは１チップのＶＬＳＩ上に実
現してもよく、この実施例によれば、ＶＬＳＩチップの
ビン数削減に大きな効果がある。

さらに、本実施例のモデムを用いたファクシミリは、モ
デム２のＩ／Ｆがハード、ソフト的に簡素化されて経済
的である。

［発明の効果］ 本発明によれば、複数の変復調回路の切換えに必要な判
断を、低速規格の変復調回路を用い、その信号処理の初
期シーケンスを避けた時点で得られる受信信号出力の中
でのフラグの検出により行なうようにしたので、より確
実な変復調回路の切換えが可能になり、この結果、複数
の変復調回路を用いながら、その入出力の共通化を得る
ことができる。

また、この結果、本発明によれば、ＶＬＳＩなどの大規
模集積回路化に際して、その端子ピン数の低減が可能に
なり、小型化、ローコスト化を容易に達成できる。

さらに、本発明によるモデムを利用することにより、フ
ァクシミリとのＩ／Ｆが簡単になり、ファクシミリのロ
ーコスト化も容易に得ることができる。

【図面の簡単な説明】

第１図は本発明による変復調装置の一実施例を示す機能
ブロック図、第２図は変復調装置の使用状態を示す説明
図、第３図は本発明の一実施例の動作を説明するための
タイミングチャート、第４図は同じく動作説明用の波形
図、第５図はファクシミリと組合せた本発明の一実施例
を示すブロック図、第６図は動作説明用のフローチャー
トである。 １・・・・・・高速モデムの受信部（Ｈ−ＤＭ）　、２
・・・・・・低速モデムの受信部（Ｌ−ＤＭ）、３・・
・・・・切換回路（ＳＷ）、４・・・・・・フラグ検出
回路（ＦＬＧＤ）、５・・・・・・帯域制限フィルタ（
ＢＰＦ）、６・・・・・・自動利得制御回路（ＡＧＣ）
　、７・・・・・・同期化回路（ＳＹＮ）、８・・・・
・・マークホールド回路。 第 図 第 図 第 図 第 図 埼ｎ１隻権号受イ會 五今棉 ＋四只エヲー

Claims (1)

1. 【特許請求の範囲】 １、信号処理規格を異にする複数の変復調回路を備えた
   変復調装置において、上記複数の変復調回路のいずれか
   １を共通の入出力間に接続する切換手段と、上記複数の
   変復調回路のいずれを選択すべきかを受信した信号から
   判断する信号検出手段とを設け、これら切換手段と信号
   検出手段とを上記複数の変復調回路と共に一体に構成し
   たことを特徴とする変復調装置。 ２、請求項１の発明において、上記切換手段に対する切
   換制御信号を外部から入力する端子と、上記信号検出手
   段による検出結果を外部に出力する端子とが設けられて
   いることを特徴とする変復調装置。 ３、請求項１の発明において、上記複数の変復調回路が
   ファクシミリ信号伝送用であり、かつ、これら複数の変
   復調回路の少なくとも１がトレーニング機能を備え、該
   トレーニング機能を備えた変復調回路のファクシミリ入
   力信号によるトレーニング動作に連動して上記信号検出
   手段による判断処理が実行されるように構成されている
   ことを特徴とする変復調装置。 ４、請求項１の発明において、上記複数の変復調回路が
   ファクシミリ信号伝送用であり、上記信号検出手段が、
   ファクシミリ入力信号に含まれている所定の少なくとも
   １のフラグデータの検出を条件として上記判断を行なう
   ように構成されていることを特徴とする変復調装置。 ５、請求項１の発明において、上記信号検出手段が誤動
   作防止機能を備えるように構成されていることを特徴と
   する変復調装置。 ６、請求項５の発明において、上記複数の変復調回路が
   ファクシミリ信号伝送用であり、かつ、上記誤動作防止
   機能が、上記複数の変復調回路の１がファクシミリ入力
   信号に対するタイミング同期を確立するまでの期間、フ
   ァクシミリ入力信号のファクシミリデータをマークホー
   ルドする制御手段により付与されるように構成したこと
   を特徴とする変復調装置。 ７、請求項５の発明において、上記複数の変復調回路が
   ファクシミリ信号伝送用であり、かつ、上記誤動作防止
   機能が、このファクシミリ入力信号のパワー検出時点か
   ら所定時間が経過するまでの期間、ファクシミリ入力信
   号のファクシミリデータをマークホールドする制御手段
   により付与されるように構成したことを特徴とする変復
   調装置。 ８、請求項５の発明において、上記複数の変復調回路が
   ファクシミリ信号伝送用であり、かつ、上記誤動作防止
   機能が、上記複数の変復調回路の１がファクシミリ入力
   信号に対するタイミング同期を確立するまでの期間、及
   びファクシミリ入力信号のパワー検出時点から所定時間
   が経過するまでの期間のうちで、いずれか長い方の期間
   、ファクシミリ入力信号のファクシミリデータをマーク
   ホールドする制御手段により付与されるように構成した
   ことを特徴とする変復調装置。 ９、請求項５の発明において、上記複数の変復調回路が
   ファクシミリ信号伝送用であり、かつ、上記誤動作防止
   機能が、ファクシミリ入力信号に対する自動利得制御機
   能及びフェイズ・ロックド・ループ機能の少なくとも１
   の動作が定常状態に収まるまでの期間、同期化動作を開
   始しないようにした同期化回路により付与されるように
   構成したことを特徴とする変復調装置。 １０、請求項３乃至９の発明のにいずれかにおいて、上
   記切換手段及び信号検出手段の少なくとも一方がコンピ
   ュータのソフト処理で構成されていることを特徴とする
   変復調装置。 １１、請求項４の発明において、上記フラグデータが一
   旦検出された後、このフラグデータの表示を所定の伝送
   時間だけ保持するように構成したことを特徴とする変復
   調装置。 １２、請求項１１の発明において、上記所定の伝送時間
   が、データ伝送時間１ビット及び８ビットのいずれかに
   相当する時間であることを特徴とする変復調装置。 １３、請求項１２の発明において、上記フラグデータが
   連続して検出された場合は、上記フラグ表示が連続する
   ように構成したことを特徴とする変復調装置。 １４、請求項１の発明において、上記複数の変復調回路
   と、上記切換手段、それに上記信号検出手段の全てが１
   チップの半導体大規模集積回路として構成されているこ
   とを特徴とする変復調装置。