JPS60502181A - デジタル信号処理用のモデム - Google Patents

Abstract

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Description

【発明の詳細な説明】 デジタル信号処理用のモデム 技術分野 本発明は、一般の自動即時通話（ＤＤＤ）ネットワークを経てデータを送信及び 受信する変調−復調（モデム）システムに係り、特に、２段速度の全二重モデム に係る。

背景技術 ］ヒレントな周波数シフトキーイング（ＦＳＸ）によって低速非同期モード（０ −６００ビット／秒・・・ｂｐｓ）で送信を行なえると共に、直角位相差の位相 シフトキーイング（ＱＤ　Ｐ　Ｓ　Ｋ）によって１２００ｂｐｓの高速同期モー ドもしくは１２００ｂｐｓ＋１．０％、−２，５％のキャラクタ非同期モードで 送信を行なえるような形式のモデムが知られている。典型的に、これらのシステ ムでは、８．９．１０又は１１ビツト／キヤラクタの中からキャラクタ長さを選 択することができる。

これらの形式のシステムは、発信、手動応答及び自動応答モードで作動すると共 に全速度において全二重で作動する。これらは、しばしばＲ８２３２Ｃインター フエイスによって対応をとることのできるデータターミナル装置であり、そして 標準的な電話線ジャックによって対応をとることのできるＤＤＤネットワークで ある。

典型的に、低速モードにおいては、発信モデムが１２７０Ｈｚ±０．５％で「マ ークＪ　（’１’　）を送信すると共に、１０７０　Ｈｚ　＋　０　、５％でｒ スペースＪ　（’Ｏ’　）を送信する。応答モデムは、入ってくる情報を、マー クについては１２７０　Ｈｚ±０．５％で受信しそしてスペースについては１０ ７０　Ｈｚ±０．５％で受信する。応答モデムは、マークを２２２５　Ｈｚ±０ ．５％で送信しそしてスペースを２０２５　Ｈｚ±０．５％で送信する。発信モ デムは、マークを２２２５　Ｈｚ±０．５％で受信しそしてスペースを２０２５ 　Ｈｚ　＋　０　、５％で受信する。

高速作動モードにおいては、発信モデムが、１２００　Ｈｚ±０，０１％で送信 を行なうと共に、２４００Ｈｚ＋０．０１％で受信を行なう。応答モデムは、２ ４００Ｈｚ±０．０１％で送信を行なうと共に、１２００Ｈｚ＋０．０１％で受 信を行なう。

２段速度、全二重のモデムは公知である。例えば、このようなシステムが米国特 許第４，０６９，３９２号に開示されている。種々の他の特徴、例えば、コヒレ ント変調、チータレ−１〜エラーをなくすための弾性データビット、データスク ランフルーデスクランブルアルゴリズム、アナログループバック、ローカル及び リモートの両方のデジタルループバック、並びに、その他の所望の特徴が、上記 特性を有する形式の２段速度、全二重モデムにしばしば組み込まれている。こ九 ら種々の特徴を個々に説明した米国特許第３，７８３，１９４号、第３，６１９ ．５０３号、第３，９３７，８８２号、第４，３０４，９６２号及び第３，５１ ５，８０５号を参照されたい。背景技術について述べた特許としては、米国特許 第４，１０１，８３３号、第４，０４９，９０９号、第４．．１０１，３２３号 、第３，９９７．８４７号、第４．．０４８，４４０号も有用であろう。更に、 アメリカンテレホンアンドテレグラフカンパニ、ベルシステムパーチャストプロ ダクツデビジョン（Ａｍｅｒｉｃａｎ　Ｔｅ１ｅｐｈｏｎｅ＆　Ｔｅｌｅｇｒａ ｐｈ　Ｃｏｍｐａｎｙ、　Ｂｅ１ｌ　Ｓｙｓｔｅｍ　Ｐｕｒｃｈａｓｅｄ　Ｐｒ ｏｄｕｃｔｓ　Ｄｉｖｉｓｉｏｎ）で発行されたデータセット２１２Ａの対応基 準に関するコンパチビリティ・プルティンＮα１．０９も、背景技術を示す内容 として有用である。

２１２Ａデータセツトについては、低速作動モードの場合、発信モデムが、「１ 」データビットに対応する１　２７０　Ｈｚ信号と、「０」データビットに対応 する１０７０Ｈｚ信号とを送信することを理解するのが有用である。従って、応 答モデムは。

１２７０　Ｈｚ信号を「１」データビットとして受信及びデコードすると共に、 １０７０　Ｈｚ信号をｒＯＪデータビットとして受信及びデコードする。同時に 、このシステムは、全二重システムであるから、応答モデムは、「１」データビ ットに対応する２２２５Ｈｚ信号と「Ｏ」データビットに対応する２０２５Ｈｚ 信号を発信モデムに送信する。従って、発信モデムは、これらの周波数の情報を 受け取り、これを「１」データビット（２２２５Ｈｚ）及び「０」データビット （２０２５Ｈｚ）としてデコードする。高速モードにおいては、送信さるべきデ ータ流が、２つの連続するビット（ジビノ（〜と称する）より成るグループに分 割される。このようなピント対、即ち、ジビツ１、は、００．０１．１０又は１ １の値をとることができる。これらの各対は、手前のジビットの位相に対する位 相変化としてエンコードされ、即ち、ＯＯは、手前のジビットからの＋９０゜の 位相ずれとしてエンコードされ、０１は、手前のジビットからの００の位相すれ としてエンコードされ、１０は、手前のシ４ ビットからの１８０°の位相ずれとしてエンコードされそして１１は、手前のジ ビットからの一９０°の位相すれとしてエンコードされる。受信側では、これら の位相ずれが検出され、ジビットがこのようにデコードされる。次いで、これら のジビットは、個々のビットに更にデコードされ、正しい順序に組み立て直され 、ビット対、即ち、ジビットの左側のデジットがデータ流において最初に生じる ようにされる。

高速モードにおいては、低速モードで使用されるものと同様の周波数分割マルチ プレクシングが使用される。発信モデムは、１−２００Ｈ，Ｚ±０　、１２　Ｈ ｚで送信を行ない、応答モデムは、この周波数で受信を行なう。動作は、全二重 であるから、受信モデムは、２４００Ｈｚ±０　、２４　Ｈｚの周波数で発信モ デムにデータを同時に送信することができる。

上記特許の考察から明らかなように、発信モデムに関連したデータターミナル装 置からデータ流を受け入れ、入ってくる発信データ流に応答して低速キャリアを 周波数シフトキーイングし、データ流をラインに送信し、データシステムからデ ータを受けてこれを復調し、応答データターミナル装置においてデータ流を復帰 させるには、典型的に、相当大きなバー′ドウエアが必要となる。更に、応答デ ータターミナル装置で発信されるデータ流に対し、関連モデム、電話線、発信モ デム及び発信データターミナル装置に関連して同じ機能を行なうためには、典型 的に、同程度のハードウェアが必要である。各々の発信データターミナル装置及 び応答データターミナル装置に対して高速データ流を変調、送信、受信及び復調 できるようにするには、相当量のハードウェアを追加することが必要である。

発明の概要 本発明の主たる目的は、デジタルデータ処理技術並びにデジタル／アナログ及び アナログ／デジタル変換技術の利点を取り入れて、２段速度、全二重モデムのデ ータ送信及び受信システムを実現化するに要するハードウェアを相当に減少する ことである。

本発明によれば、２段速度、全二重のモデムシステムは、第１のデジタル信号流 を形成するように出力データを処理する信号プロセッサと、デジタル／アナログ コンバータと、第１のデジタル信号流を第１の直角位相差の位相シフトキーイン グ信号に変換するように上記信号プロセッサをデジタル／アナログコンバータに 接続する手段とを備えている。上記信号プロセッサは、入ってくる第２のデジタ ル信号流を処理すると同時にこれを入力データに変換することもできる。アナロ グ／デジタルコンバータが設けられていると共に、第２の直角位相差の位相シフ トキーイング信号を第２のデジタル信号流に変換するようにこのアナログ／デジ タルコンバータを上記信号プロセッサに接続する手段も設けられている。信号プ ロセッサは、更に、第３のデジタル信号流を形成するように出力データを処理す ることができる。デジタル／アナログコンバータは、この第３のデジタル信号流 を、低速データ送信のために、送信レディの周波数シフトキーイング信号に変換 する。これと同時に、信号プロセッサは、アナログ／デジタルコンバータからの 第４の入力デジタル信号流を処理して、この第４のデジタル信号流を低速受信率 の受信データに変換することができる。更に、モデムは、上記第１、第２、第３ 及び第４のデジタル信号流に関連した命令を受け取るマイクロコンピュータを備 えている。このマイクロコンピュータを信号プロセッサに接続する手段も設けら れている。マイクロコンピュータは、信号プロセッサに第１及び第２のデジタル 信号流を処理させるか又は第３及び第４のデジタル信号流を処理させる命令に応 答して、信号プロセッサを制御する。

更に、本発明によれば、マイクロコンピュータは、信号プロセッサが導体対をア クセスして、との導体対によって互いに接続された発信データターミナル装置と 応答データターミナル装置との間でデータ送信を行なうように、信号プロセッサ を制御する。

以下、添付図面を参照し、本発明の実施例を詳細に説明する。

図面の簡単な説明 第１図は、低速全二重のデータ送信を行なうためのシステム構成を示したブロッ ク図、 第２図は、高速非同期全二重のデータ送信を行なうためのシステム構成を示した ブロック図。

第３図は、高速同期全二重のデータ送信を行なうためのシステム構成を示したブ ロック図、 第４図は、発信データターミナル装置と応答データターミナル装置との間で、二 重トーン、マルチ周波数（ＤＴＦＭもしくはタッチトーン）のダイヤル通話を行 なうシステム構成を示したブロック図、 第５図は、ラインの状態を検出するシステム構成を示したブロック図、 第６図は、本発明によって構成されたモデムを示す回路図、第７図は、第６図に 詳細に示されたモデムの作動を理解するのに有用な簡単なブロック図、 第８図ａないしｄは１本発明のモデムのマイクロプロセッサが実行するルーチン を示すフローチャート、第９図ａないしｄは、本発明のモデムのマイクロコンピ ュータが実行するルーチンを示すフローチャー１へ、そして第１０図ａないしｆ は、第９図ａないしｄのルーチンから分岐し、本発明のモデムが実行する割込み ルーチンを示したフローチャートである。

第１図を説明すれば、本発明により構成されたモデムを組み込んだシステムが低 速モードで作動する時には、発信データターミナル装置２０が、カップラ２２を 経て、マイクロコンピュータ２４、例えば、Ｚｉｌｏｇ　２８マイクロコンピユ ータへ、０−６００ｂｐｓのレンジのデータを送信する。カップラ２２は、Ｒ８ ２３２Ｃインターフエイスのようなインターフェイスを備えている。送信さるべ きデータは、マイクロコンピュータ２４により、カップラ２５を経て、信号プロ セッサ２６、例えば、日本電気製のモデルフッ２０信号プロセッサの送信部へ送 られる。低速構成の場合には、信号プロセッサ２６のカップラ２８に現われる出 力信号がパルスコード変調（ＰＣＭ）信号である。

−タ（Ｄ／Ａ）３０に送られるう典型的に、このＤ／Ａ３０は、一般に使用され ているエンコーダーデコーダ又はいわゆるコーデック（Ｃｏｄｅｃ）である。送 信フィルタ３１を経てライン３２（典型的に、電話線である）に送られるＤ／Ａ ３０の出力は、データ変調された低速発信キャリア、即ち、ＦＫＳキャリアであ る。システムの応答端にある装置は、本質的に、その発信端にある装置と鏡像関 係にあり、受信フィルタ３３と、アナログ／デジタルコンバータ（Ａ／Ｄ）３４ 　（この場合も、典型的に、コーデックである）と、ＰＣＭコーデック出力を信 号プロセッサ３８（この場合も、典型的に、ＮＥＣ’の７７２０である）の受信 部に接続するカップラ３６とを備えている。カップラ４０に現われる信号プロセ ッサ３８の出力は、マイクロコンピュータ４２（この場合も、典型的に、Ｚｉｌ ｏｇ　２８マイクロコンピユータ）の受信部に送られ、その出力は、時間遅延を 除けば、カップラ２２に現われるデータと同一の受信データである。カップラ４ ４に現われるこのデータが応答データターミナル装置４６に送られる。

発信データターミナル装置２０からのデータの送信及び応答データターミナル装 置４６でのデータの受信と同時に、データが典型的に応答データターミナル装置 ４６からこの同しネットワークを経て発信データターミナル装置２０へ送信され る。

この送信応答データは、典型的に、応答データターミナル装置４６からカップラ ４８（これもＲ８２３２Ｃのようなインターフェイスを含む）を経てデータプロ セッサ４２ヘデータピツトとして流れる。更に、このデータは、データプロセッ サ４２から、カップラ５０を経て信号プロセッサ３８へ送られ、ＰＣＭ信号に変 換される。カップラ５２により信号プロセッサ３８がＤ／Ａコーデック５４に接 続され、ここからＦＳＸ応答信号が送信フィルタ５５を経てライン３２に送られ る。発信ステーションでは、応答信号がライン３２から取り出され、受信フィル タ５７を経てＡ／Ｄコーデック５６に送られる。このＡ／Ｄコーデック５６は、 ライン３２からＦＳＫ応答信号を取り出してこれをＰＣＭ信号に変換し、カップ ラ５８を経て信号プロセッサ２６に供給する。カップラ５８を経て送られて信号 プロセッサ２６によりＰＣＭ信号からテコートされた受信データは、カップラ６ ０を経てマイタロコンピュータ２４へ供給される。この低速度の受信応答データ は、次いで、マイクロコンピュータ２４からカップラ６２を経て発信データター ミナル装置２０へ送られる。この構成では、コンバータ３０．３４．５４及び５ ６を個別の部品として説明したが、同じ回路をＤ／Ａコンバータ及びＡ／Ｄコン バータ（もしくは、ＰＣＭ信号／ＦＳＫ信号コンバータ及びＦＳＫ信号／ＰＣＭ 信号コンバータ）の両方として作動できることを理解されたい。このような集積 回路の一例が２９１０Ａコーデツクである。

高速非同期モードの場合には、マイクロコンピュータ２４．４２に、より、第２ 図に示すようなシステムが構成される。このシステムの場合の重要な変更は、カ ップラ２５．５０に別のチャンネルを追加して、マイクロコンピュータ２４．４ ２からの直列ヒント対を受け入れ、これら直列ビット対を並列ヒラ１〜に変換し て、信号プロセッサ２６．３８でジビットを形成するようにしたことである。

高速非同期モードにおいては、ライン３２の信号がＱＤＰＳＫである。更に、こ のようなモデムについて確立された慣例によれば、カップラ２５．５０及び４０ ．６０の直列／並列データ及び並列／直列データが「スクランブル」される。送 信前のデータのスクランブル及び受信データのスクランブル解除は、公知のスク ランブル／スクランブル解除アルゴリズムによってマイクロコンピュータ２４． ４２で行なわれる。これについては、上記のアメリカンテレホン・アンド・テレ グラフカンパニ、ベルシステムパーチャストプロダクツデビジョン発行のコンパ チビリティ・プルチンＮａ　１０９を特に参照されたい。

第３図に示された高速同期モードにおいては、システムが、一般に、第２回につ いて述べたように構成される。然し乍ら、同期モードにおいては、送信データタ ーミナル装置２０．４６へ或いはこれら装置からタイミング情報を送って、受信 マイクロコンピュータ４２．２４でこのタイミング情報を復帰させ、受信データ ターミナル装置２０．４６でこれを使用するようにしなければならない。高速同 期モードにおいては、以下に述べる３つのタイミング取り技術のいずれを使用す ることもでき、これら技術のうちのど九をデータ送信システムに使用するかに拘 りなく、マイクロコンピュータ２４．４２をプログラムしたソフトウェアによっ てタイミング情報を挿入したり復帰したりすることができる。

先ず、タイミング取りを内部で行なう場合には、マイクロコンピュータ２４．４ ２が正確な１２００　Ｈｚ信号を発生する１ （内部の発振器及びクロックから）。説明上、これらのクロック信号は、数桁高 い非常に正確なりロック信号から分割される。

ここに示す例では、例えば、７．３７２８ＭＨｚ±０．００５％の発振器信号が ６１４４で分割されて、１２００Ｈｚ＋０．００５％の内部クロックが形成され る。

外部からのタイミング信号を使用する場合には、発信データターミナル装置２０ が、ここから送られるデータビン１〜と同期したタイミング信号をマイクロコン ピュータ２４へ供給し、そして応答データターミナル装置４６が、ここから送ら れるビットと同期したタイミング信号をその関連マイクロコンピュータ４２へ供 給する。このタイミング情報は、各マイクロコンピュータ４２．２４において受 信信号から復帰される。

更に、第３のタイミング取り技術、即ち、スレーブタイミング取り技術において は、受信信号からタイミング情報が取り出される。このようなタイミング取り構 成では、典型的に、タイミングパルスは、各データビットの直前に現われる「Ｏ に向かう」パルスと、その半ビツト後に、受信データの論理レベルに拘りなく論 理「１」レベルとなるパルスとで構成される。これらのタイミングパルスは、受 信データから復帰され、受信データは、タイミングパルスが除去された状態で構 成し直される。

次いで、タイミング情報は、受信側のデータターミナル装置、即ち、応答データ ターミナル装置４６又は発信データターミナル装置２０へ送られる。

ＤＴＭＦダイヤルモーＩ〜、即ち、第４図に示した形態においては、発信データ ターミナル装置２Ｑが、アメリカン・スタ１２ ンダード・コード・オブ・インフォーメーション・インターチェンジ（ＡＳＣＩ Ｉ）コード応答のＤＴＥ４６ステーシヨン電話番号を発生する。このＡＳＣＩＩ コードの電話番号は、カップラ２２を経てマイクロコンピュータ２４へ送られ、 ここで、４ビツトの１６進（ＨＥＸ）コードに変換される。このコードは、次い で、カップラ２５を経て信号プロセッサ２６へ送られ、この信号プロセッサは、 この４ビツトのＨＥＸ電話番号コードをＰＣＭコードに変換する。次いで、Ｄ／ Ａ３０がこのＰＣＭコードを既知のＤＴＭＦコードに変換する。このコードは、 フィルタ３１を経て送られ、一般の中央オフィス交換装置によって電話線３２を アクセスする。マイクロコンピュータ２４は、パルスダイヤリングを行なうよう にプログラムすることもできる。

第５図は、ライン状態検出モードのシステム構成を示している。このモードでは 、システムは、ダイヤルトーン、ビジートーン（話中音）、回線ビジートーン及 びリンギングトーン（呼び出し音）を検出することができる。状態トーンは、ラ イン３２からバイパスフィルタ５７を経て受け取られ、Ａ／Ｄ５６においてパル スコード変調信号に変換される。このパルスコード変調信号は、カップラ５８を 経て信号プロセッサ２６に送られ、ライン状態論理信号に変換されてカップラ６ ｏに送られる。カップラ６０のライン状態論理信号は、マイクロコンピュータ２ ４によって処理され、状態メツセージがカップラ６２を経て発信データターミナ ル装置２０へ供給される。

さて、上−記のモデムを実施した特定の回路について特に第６図を説明すれば、 図示されたマイクロコシピユータ２４、信号プロセッサ２６及びコーデック３０ ．５６には、マイクロコンピュータ２４がＺｉｌｏｇのモデル８６０１集積回路 （Ｚ８）で、信号プロセッサ２６がＮＥＣ７７２０集積回路で、Ｄ／Ａ−Ａ／Ｄ ３０．５６が２つの２９１ＯＡ集積回路（コーデック）である場合に対応する端 子もしくはピン番号が示されている。図示された構成で互いに接続されるこれら の集積回路に加えて、モデムは、反転増巾器６６を含む発振器／クロック６４を 備え、増巾器の出力は、抵抗６８を経てその入力に接続されると共に、発振クリ スタル７０の一方の端子にも接続される。又、増巾器６６の出力は、キャパシタ ７２の一方の端子にも接続され、その他方の端子は、抵抗７４を経てクロスタル ７０の他方の端子に接続されると共に、反転増巾器７６の出力に接続される。抵 抗７４とキャパシタ７２の接続点は、反転増巾器７６の入力端子に接続される。

反転増巾器７６の出力端子は、バッファ反転増巾器７８の入力端子に接続される 。この増巾器７８の出力は、高周波ＣＬＫ信号を信号プロセッサ２６のピン１５ に与える。

又、この信号は、マイクロコンピュータ２４のＸＴＡＬ−１人力、即ち、ピン３ に送られると共に、反転増巾器８０を経てマイクロコンピュータ２４のＸＴＡＬ −２人力、即ち、ピン２にも送られる。バッファ増巾器７８からの出力信号は、 ＬＳ９３のような集積回路８２の）ＣＰＩ端子、即ち、ピン１に送られる。集積 回路８２の＞ｃｐｏ端子、即ち、ピン１４は、反転増巾器８４を経て信号プロセ ッサ２６の端子ＩＮＴ及びＷＲ１即ち、ピン１７及び２４に各々接続される。こ の接続によりこれ４ らのピンに１９．２ＫＨｚのクロック信号が送られる。

集積回路８２のピン１４は、ＬＳＯ８のようなアンドゲート８６の入力端子、即 ち、ピン４に接続される。集積回路８２の０２＠子、即ち、ピン８は、Ｌ８１６ ３のような集積回路８８の〉ＣＰ入力端子、即ち、ピン２に接続される。集積回 路８８のＴＣ端子、即ち、ピン１５は、ＬＳＯ４増巾器のような反転増巾器９０ の入力端子、即ち、ピン３に接続される。反転増巾器９０の出力端子、即ち、ピ ン４は、Ｌ８１６３のような集積回路９２の〉ＣＰ端子、即ち、ピン２に接続さ れる。又、反転増巾器９０のピン４は、インバータを経て、集積回路８８のＰＥ 端子に接続される。集積回路９２のＴＣ端子、即ち、ピン１５は、アンドゲート ８６のピン４に接続される。集積回路８８のＴＣ端子、即ち、ピン１５は、アン ドゲート８６の別の入力端子、即ち、ピン５に接続される。アンドゲート８６の 出力端子、即ち、ピン６は、アンドゲート９４の入力端子、即ち、ピン９に接続 される。集積回路８２のＱＯ端子、即ち、ピン１２は、アンドゲート９４の別の 入力端子、即ち、ピン１ｏに接続される。説明上、アンドゲート９４は、ＬＳＯ ８集積回路である。集積回路８２のＱＯ端子は、ＬＳＯＪ増巾器のような反転増 巾器９６の入力端子、即ち、ピン５にも接続される。反転増巾器９６の出力端子 、即ち、ピン６は、アンドゲート９８の入力端子、即ち、ピン１２に接続される 。アンドゲート９８の別の入力端子、即ち、ピン１３は、アンドゲート９４のピ ン９と、ＬＳ７４のような集積回路１００のＤ端子、即ち、ピン２とに接続され る。集積回路１００の〈入力端子、即ち、ピン３５ は、形式ＬＳ０４反転増巾器増巾器な反転増巾器１０２の出力端子、即ち、ピン ２に接続される。集積回路１００のピン３は、信号プロセッサ２６のＳＣＫ端子 、即ち、ピン１８にも接続される、増巾器１０２の入力端子、即ち、ピン１は、 Ｄ／Ａ−Ａ／Ｄ３０．５６を形成する２つのコーデック１０４−１０６のＣＬＫ Ｒ及びＣ’　Ｌ　Ｋ　Ｘ端子、各々、ピン１７及び１９に接続される。集積回路 １００のＱ端子、即ち、ピン６は、形式ＬＳＯ８アンドゲートのようなアンドゲ ート１０８の入力端子、即ち、ピン１に接続される。アンドゲート１０８の別の 入力端子、即ち、ピン２は、コーデック１０４．１０６のＴＳＸ端子、即ち、ピ ン１５に接続される。又、これらの端子は、信号プロセッサ２６の５ＩＥＮ端子 、即ち、ピン１９にも接続される。出力端子、即ち、ピン３と、アンドゲート１ ０８は、信号プロセッサ２６の５ＯＥＮ端子、即ち、ピン２０に接続される。コ ーデック１０４．１０６のＣＬＫＣ端子、即ち、ピン２４は、互いに接続される 。コーデック１０４，１０６のＤＸ端子、即ち、ピン１４は、互いに接続される と共に、信号プロセッサ２６のＳＩ端子、即ち、ピン２１に接続される。コーデ ック１０４．１０６のＤＲ端子、即ち、ピン８は、互いに接続されると共に、信 号プロセッサ２６のＳＯ端子、即ち、ピン２２に接続される。

コーデック１０４のＦＳＸ及びＦＳＲ端子、即ち、ピン各々２０及び１８は、ア ンドゲート９４の出力端子、即ち、ピン８に接続される。コーデック１０６のＦ ＳＸ及びＦＳＲ端子、即ち、ピン各々２０及び１８は、互いに接続されると共に 、アンドゲート９８の出力端子、即ち、ピン１１に接続される。反転増巾１６ 器９６のピン６は、形式ＬＳ９３集積回路のような集積回路１１０の〈入力端子 、即ち、ピン１に接続される。集積回路１１０のＱ３端子、即ち、ピン１１は、 マイクロコンピュータ２４のＰ３−２端子、即ち、ピン１２に接続される。反転 増巾器９６の入力端子、即ち、ピン５は、形式４０５３集積回路のような集積回 路１１２のＣ端子、即ち、ピン９に接続される。集積回路１１２の７１端子、即 ち、ピン３は、コーデック１０４のＶＦＲ端子、即ち、ピン１０に接続される。

集積回路１１２の２０端子、即ち、ピン５は、コーデック１０６のＶＦＲ端子、 即ち、ピン１０に接続される。集積回路１１２のＩＮＨ端子、即ち、ピン６は、 マイクロコンピュータ２４のＰ３−７端子、即ち、ピン４に接続される。集積回 路１１２の２端子、即ち、ピン４は、説明上形式４０５３集積回路である集積回 路１１４のＹ端子、即ち、ピン１５に接続される。集積回路１１４のＹＯＣ端子 即ち、ピン２は、説明上形式４０５３集積回路である集積回路１１６のＺＯＣ端 子即ち、ピン５に接続される。集積回路１１４のＹ１端子、即ち、ピン１は、集 積回路１１６のＺ１端子、即ち、ピン３に接続される。集積回路１１４のＢ端子 、即ち、ピン１０は、形式ＬＳＯ４のような反転増巾器１１７の入力端子、即ち 、ピン１に接続され、その出力端子、即ち、ピン２は、集積回路１１６のＣ端子 、即ち、ピン９に接続される。

集積回路１１６のピン４は、集積回路１１８のＸＩ端子、即ち、ピン１３に接続 される。集積回路１１６のＺ端子、即ち、ピン４は、集積回路１２０のＶＦＸＯ 端子、即ち、ピン１６にも接続される。集積回路１２０は、説明上、形式２９１ ２集積回路である。集積回路１１８のＸ端子、即ち、ピン１４は、抵抗を介して 、利得調整増巾器１２１の（−）入力端子、即ち、ピン６に接続される。増巾器 １２１は、説明上、形式１４５８集積回路である。増巾器１２１の出力端子、即 ち、ピン７は、並列ＲＣＣフィードバラ回路網１２３を経てその（−）入力端子 に接続される。又、増巾器１２１の出力端子は、ＲＣ回路網１２５を経てコーデ ック１０４．１０６のＶＦＸ端子に接続される。

集積回路１２０のＣＬＫ端子、即ち、ピン１２は、集積回路８２のピン８に接続 される。集積回路１２０のＶＦＸＩ十端子、即ち、ピン１は、ＤＡＡ型電話線イ ンターフェイス１２６の一次巻線１２４の端子１２２に接続される。集積回路１ ２０のＶＦ　Ｒ，Ｉ端子、即ち、ピン１０は、説明上形式４０５３集積回路であ る集積回路１２８のＸ端子、即ち、ピン１４に接続される。

集積回路１２８のｘＯＣ端子即ち、ピン１２は、集積回路１３０のＹ１端子、即 ち、ピン１に接続される。集積回路１３０も、説明上、形式４０５３集積回路で ある。集積回路１２８のＸ１端子、即ち、ピン１３は、集積回路１３０のＹＯＣ 端子即ち、ピン２に接続される。集積回路１３０のＹ端子、即ち、ピン１５は、 集積回路１１８のＸＯＣ端子即ち、ピン１２に接続される。集積回路１３０のＢ 端子、即ち、ピン１ｏは、マイクロコンピュータ２４のＰ、３−４＠子、即ち、 ピン２９に接続される。

集積回路１２８のＡ端子、即ち、ピン１１は、集積回路１１４のピン１０及びマ イクロコンピュータ２４のＰ３−５端子、即ち、ピン１０に接続される。集積回 路１１８のＡ端子、即ち、ピン１１は、マイクロコンピュータ２４のＰ３−６端 子、即ち、　８ ピン４ｏに接続される。集積回路１１４のピン１は、形式Ｒ５６３２集積回路、 即ち、いわゆるレチコン２１２フィルタのような集積回路１３２のＨＢＩＮ端子 、即ち、ピン３に接続される。集積回路１１４のピン２は、フィルタ１３２のＬ ＢＩＮ端子、即ち、ピン１８に接続される。フィルタ１３２のＨＢ　ＯＵＴ端子 、即ち、ピン２４は、集積回路１３０のピン１に接続される。レチコンフィルタ １３２のＣＬＫ端子、即ち、ピン２２は、反転増巾器９０のピン４に接続される 。集積回路１２０のピン４は、抵抗１３４を経て、形式１４５８増巾器のような 増巾器１３６の入力端子、即ち、ピン２に接続される。増巾器１３６の出力端子 、即ち、ピン１は、抵抗１３８を経てそのピン２に接続されると共に、抵抗１４ ０を経てＤＡＡインターフェイス１２６の端子１４２に接続される。

信号プロセッサ２６のＰ○Ｃ端子即ち、ピン４は、マイクロコンピュータ２４の ＰＯ−４端子、即ち、ピン１７に接続される。信号プロセッサ２６のＰ］端子、 即ち、ピン５は、マイクロコンピュータ２４のＰ３−３端子、即ち、ピン３０に 接続される。マイクロコンピュータ２４のｐｏ−Ｃ端子、即ち、ピン１３は、信 号プロセッサ２６のＤＯＣ端子即ち、ピン６に接続される。マイクロコンピュー タ２４のＰＯ−１端子、即ち、ピン１４は、信号プロセッサ２６のＤ１端子、即 ち、ピン７に接続される。マイクロコンピュータ２４のＰＯ〜２端子、即ち、ピ ン１５は、信号プロセッサ２６のＤ２端子、即ち、ピン８に接続される。マイク ロコンピュータ２４のＰＯ−３端子、即ち、ピン１６は、信号プロセッサ２６の Ｄ３端子、即ち、ピン９に９ 接続される。マイクロコンピュータ２４のＰ２−７端子、即ち、ピン３８は、信 号プロセッサ２６のＲ８Ｔ端子、即ち、ピン１６に接続される。電話線から入力 を得るため電話ジャック１４４が設けられている。このジャック１４４のＲ端子 、即ち、リンギング端子は、キャパシタ１４６を経てダイオードブリッジ１４８ の１つの電話端子に接続される。ジャック］、４４のＴ入力端子、即ち、チップ 入力端子は、ブリッジ１４８の他の電話端子に接続される。もう１つの電話ジャ ック１５０が電話機に接続するように設けられており、これは、遠隔モデム（図 示せず）に関連して用いられる電話機と音声通信を行なえるようにする。このジ ャック１５０のＴ及びＲ端子は、データ／音声リレー１６０のスイッチ１５６， １５８の端子各々１５２．１５４に接続される。このリレーは、モデムの使用者 が、電話ジャック１５０によって音声通信を行なうか、或いは、電話ジャック１ ４４によってデータ通信を行なうかを選択できるようにする。スイッチ１６２が オフフックリレーコイル１６４に組み合わさ九でいる。ダイオードブリッジ１４ ８の十出力端子及び−出力端子は、フィルタ回路網１６６を経てインターフェイ ス集積回路１６８０入力端子１．２へ各々接続され、この回路は、ブリッジ１４ ８の電話端子に現われるリンギング検出電圧を、インターフェイス１６８のピン ５に現われる典型的に＋５ＶＤＣの論理レベルに減少する。インターフェイス１ ６８のピン５に現われるこの信号は、形式ＬＳＯ４のような反転増巾器１７０に よって反転され、マイクロコンピュータ２４０ＰＯ−６端子、即ち、ピン１９に 送られる。

２０ モデムのＲ８２３２Ｃインターフエイスは、データセットレディ（Ｄ　Ｓ　Ｒ） ラインを含み、このラインは、ナントゲート１７２の出力端子、即ち、ピン３に 接続される。ゲート１７２は、説明上、形式１．４４８集積回路上に設けられる ものである。

ナントゲート１７２の入力端子、即ち、ピン２は、マイクロコンピュータ２４の Ｐｌ−２端子、貝すち、ピン２３に接続されると共に、駆動増巾器１７４の入力 端子、即ち、ピン１３に接続される。駆動増巾器１７４の出力端子、即ち、ピン １２は、ＬＥＤ１７６を駆動する。ＬＥＤ１７６が発光すると、モデムがレディ 状態であることを示し、即ち、インターフェイスのデータセットレディラインが アクティブであることを示す。オン１くゲート１７８の出力端子、即ち、ピン１ １は、Ｒ８２３２Ｃインターフエイスのキャリア検出（ＣＤ）端子である。ナン トゲート１７８の入力端子、即ち、ピン１２．１３は、互いに接続されると共に 、マイクロコンピュータ２４のＰｌ−３端子、即ち、ピン２４に接続される。又 、これらの端子は、駆動増巾器１８０の入力端子、即ち、ピン１１にも接続され る。駆動増巾器１８Ｑの出力端子、即ち、ピン１０は、ＬＥＤ１８２に接続され る。ＬＥＤ１８２が発光すると、モデムがキャリア信号を検出したことが指示さ れる。Ｒ８２３２Ｃインターフエイスの受信タイミング（ＲＴ）ラインは、ナン トゲート１８４の出力端子、即ち、ピン８に接続され、その入力端子、即ち、ピ ン９及び１０は、マイクロコンピュータ２４のＲ２−５端子、即ち、ピン３６に 接続される。モデムが高速同期モードで作動している時にゲート１８４のピン８ に「１」信号が現われた場合には、モデムから受けた信号にタイミング情報があ ることが示される。

受信データ（ＲＤ）ラインは、ナンドケート１８６の出力端子、即ち、ピン６に 接続される。ナントゲート１８６の入力端子、即ち、ピン４及び５は、互いに接 続されると共に、マイクロコンピュータ２４のＲ２−６端子、即ち、ピン３７に 接続される。

このラインに信号が現われると、モデムから受けた信号にデータがあることが指 示される。送信信号タイミング（ＴＳＴ）ラインは、ナントゲート１８８の出力 端子、即ち、ピン３に接続される。ナントゲート１８８の入力端子、即ち、ピン ２は、マイクロコンピュータ２４のＰｌ−７端子、即ち、ピン２８に接続される 。高速同期作動モードの場合、このラインに信号が現われると、送信信号にタイ ミング情報があることが指示される。

送信クリア（ＣＴ’Ｓ）ラインは、ナントゲートト９ｏの入力端子、即ち、ピン ６に接続される。オン１へゲート１９’Ｏの入力端子、即ち、ピン４．５は、マ イクロコンピュータ２４のＰＬ−６端子、即ち、ピン２７に接続される。この送 信クリアラインに信号が現われた場合には、モデムがデータ送信をクリアするこ とを指示する。各ナントゲート１７２．１７８．１８４．１８６．１８８．１９ ０は、説明上、形式１４８８集積回路の１／４である。送信データ（Ｔ’Ｄ）ラ インは、反転増巾器１９２の入力端子、即ち、ピン１に接続される。反転増巾器 １９２の出力端子、即ち、ピン３は、マイクロコンピュータ２４のＲ３−１端子 、即ち、ピン３９に接続される。反転増巾器１９２のピン１に信号が現われた場 合には、ピン１に接続されたデータターミナル装置に送信データが存在すること を示す。外部送信　２ 信号タイミング（Ｅ　Ｔ　Ｓ　Ｔ）ラインは、反転増巾器１９４の入力端子、即 ち、ピン４に接続される。増巾器１９４の出力端子、即ち、ピン６は、マイクロ コンピュータ２４のＲ３−０端子、即ち、ピン５に接続される。反転増巾器１９ ４のピン４に信号が現われた場合には、このピンに接続されたデータターミナル 装置からの信号に外部送信信号タイミング情報が存在することが指示される。増 巾器１９６は、マイクロコンピュータ２４のＰＯ−７端子、即ち、ピン２０に接 続される。この端子は、増巾器１９８の入力端子、即ち、ピン３にも接続される 。データターミナルレディラインに信号が現わ九ると、データターミナル装置が データを送信する準備ができたことを指示する。増巾器１９８の出力端子、即ち 、ピン４は、データターミナルレディＬＥＤ２００を制御する。このＬＥＤ２０ ０が点灯すると、反転増巾器１９６の入力にデータターミナルレディ信号が現わ れたことを指示する。各反転増巾器１９２．１９４．１９６は、説明上、形式１ ４８９集積回路の１／４である。

マイクロコンピュータ２４のＰｌ−０端子、即ち、ピン２１は、増巾器２０２の 入力端子、即ち、ピン９に接続され、その出力、即ち、ピン８は、ＬＥＤ２０４ に接続される。このＬＥＤ２０４が点灯すると、高速（１２００ｂｐｓ）作動が 指示される。マイクロコンピュータ２４のＰｌ−１端子、即ち、ピン２２は、駆 動増巾器２０６の入力端子、即ち、ピン５に接続され、その出力端子、即ち、ピ ン６は、ＬＥＤ２０８に接続される。このＬＥＤ２０８は、リンギング信号で点 灯し、モデムが応答モードにある時には、オンのま＼となる。マイクロコン　３ ピユータ２４のＰｌ−４端子、即ち、ピン２５は、駆動増巾器２１０の入力端子 、即ち、ピン１に接続され、その出力端子、即ち、ピン２は、ＬＥＤ２１２を経 てオフフックリレーコイル１６４に接続される。このＬＥＤ２１２が点灯すると 、モデムが電話線に接続されたことが指示される。各駆動増巾器１７４．１８０ ．１９８．２０２，２０６，２１０は、説明上、形式７４０４集積回路の１／６ である。マイクロコンピュータ２４のＰｌ−５端子、即ち、ピン２６は、形式Ｌ ＳＯ４のような反転増巾器２１４の入力端子、即ち、ピン１３に接続される。増 巾器２１４の出力端子、即ち、ピン１２は、抵抗２１６を経て、形式２Ｎ２２２ ２トランジスタのようなデータ／音声リレー駆動トランジスタ２１８のベースに 接続される。このトランジスタ２１８のエミッタは、アースされ、そのコレクタ は、データ／音声リレーコイル２２０を経て電源に接続される。トランジスタ２ １８が導通すると、スイッチ１５６，１５８の状態が変化し、オフフックリレー スイッチ１６２が閉じているとすれば、ＤＡＡインターフェイスの二次巻線２２ ２から電話ジャック１４４を経て電話線へデータを送信することができる。

第６図に示すモデムは、種々の広範な設計をとることができる。マイクロコンピ ュータ２４は、次のような機能を果たす。

先ず、マイクロコンピュータ２４は、データターミナル装置とインターフェイス する（Ｒ８２３２Ｃインターフエイス、ＴＴＬ、等を経て）。更に、マイクロコ ンピュータ２４は、信号プロセッサ２６の作動モードを制御し、入力及び出力信 号のプロトコルを記憶して、これらに応答して信号プロセッサ２６のモ２４ −ドを制御し、更に、ＬＥＤ１７６．１８２．２０８．２０４．２００．２１２ を制御し、モデムで行なわれる種々の作動のタイミングを制御し、種々の入力に 接続されたスイッチを介して。

使用者が選択で、きる幾つかのオプションを制御し、モデムのための自己テスト 信号発生器として働き、信号プロセッサ２６の出力を制御しく例えば、モード、 リセット、送信タイミング）。

記憶されたアルゴリズムに基づいてスクランブル−デスクランブル動作を制御し 、そしてモデムが高速モードで送信器として作動している時には、直列／並列コ ンバータとして働く。

信号プロセッサ２６は、マイクロコンピュータ２４から送られた構成コマンド（ モード選択コマンド）に応答して、次のような機能、即ち、ＦＳＫ変調器、ＦＳ Ｘ復調器、ＱＤＰＳＫ変調器、ＱＤＰＳＫ復調器、高速タイミング復帰−一位相 固定ループ、及びキャリア検出器の機能を果たすと共に、モデムが高速モードで 作動する時には、ジビットの並列／直列コンバータとして働いて、受信器、ライ ン信号検出器及びＤＴＭＦトーン発生器の役目も果たす。

モデムが作動するモードは、マイクロコンピュータ２４のＰＯ−０，ＰＯ−１及 びＰＯ−２端子から信号プロセッサ２６のＤＯ，Ｄｉ及びＤ２入力端子へ送られ る信号によって指示される。３つの端子が全て低レベルである場合には、モデム が低速発信モデムとして作動するように構成される。Ｄｏ及びＤ１端子が低レベ ルであってＤ２端子が高レベルである場合には、モデムがアナログループバック の低速発信モデムとして働くように構成される。Ｄｏ及びＤ２端子が低レベルで あってＤ１端子が高レベルである場合には、モデムが低速応答モードで機能する ように構成される。Ｄｏ端子が低レベルであってＤｌ及びＤ２端子が高レベルで ある場合には、モデムがＤＴＭＦモードで機能するように構成される。ＤＯ端子 が高レベルであってＤｌ及びＤ２端子が低レベルである場合には、モデムが高速 発信モードで機能するように構成される。Ｄｏ及びＤ　２端子が高レベルであっ てＤ１端子が低レベルである場合には、モデムがアナログループバンクの高速発 信モードで機能するように構成される。Ｄｏ及びＤ１端子が高レベルであってＤ ２端子が低レベルである場合には、モデムが高速応答モードで機能するように構 成される。更に、３つの全ての端子ＤＯ５Ｄ１及びＤ２が高レベルである場合に は、モデムがライン状態モードで機能するように構成される。マイクロコンピュ ータ２４のＰ２−７端子、即ち、信号プロセッサ２６のＲ３Ｔ端子に高−低遷移 が生じた時にモードが選択される。

低速モードにおいては、信号プロセッサ２６がそのＳＩｉ子に現われるＦＳＸ信 号の１９．２ＫＨｚサンプル（８ビツト）を受け入れて復調する。又、信号プロ セッサ２６は、そのＤ１端子に現われる送信データを同時に受け入れて変調する 。信号プロセッサのＰＯ端子は、スレッシュホールド値より大きいキャリア信号 を受けた約１７ミリ秒後にアクティブとなる。復調されたデータは、信号プロセ ッサ２６からＰ１端子を経て送り出される。信号プロセッサ２６のＳＯ端子は、 変調されたＦＳＫサンプル（８ビツト）を１９．２ＫＨｚの周波数で供給する。

１９．２ＫＨｚという周波数は、各コーデック１０４．１６ ０６の最大周波数（１０ＫＨｚ）のはゾ２倍であるから、信号プロセッサ２６の 両端子ＳＩ、ＳＯとコーデック１０４，１０６の互いに接続された各交互の端子 ＤＸ、ＤＲとの間で信号が１９．２ＫＨｚの率でマルチプレクスされる。従って 、各コーデックは、１９．２ＫＨｚの半分の９．６ＫＨｚ及びその１０ＫＨｚ限 界以下で作動し、一方、信号プロセッサ２６は、全１９．２ＫＨｚで作動するこ とができる。

モデムがＤＴＭＦモードに構成された時には、端子Ｄｏ、Ｄｌ、Ｄ２及びＤ３が 、ダイヤルされたデータターミナル装置の電話番号に対応する４ビツトの１６進 数字を受け入れる。端子ＳＯは、各数字ごとにＤＴＭＦＩ−−ン対の１９．２Ｋ Ｈｚサンプル（８ビツト）を与える。

モデムが高速モードで作動するように構成された時には、信号プロセッサ２６は 、端子ＳＩにＱＤＰＳＫ信号の１９．２ＫＨｚサンプル（８ビツト）を復調のた めに受け入れると共に、端子Ｄ１、Ｄ２にジビノトをＱＤＰＳＫ変調のために受 け入れ、更に、端子ＤＯにジビットタイミング信号を受け入れる。端子ＰＯは、 スレッシュホールドレベルより高いキャリアを受けた約１７ミリ秒後にアクティ ブとなる。端子Ｐ１は、タイミング信号及びデータの両方を含む。前記したよう に、タイミング信号は、Ｑ　Ｄ　Ｉ）　Ｓ　Ｋ信号から導出された公称１２００ 　Ｈｚの高−低遷移を有している。復調されたデータは、高から低に向かうタイ ミング信号縁の約１．５マイクロ秒後に同じ端子（Ｐｌ）に得られる。端子ＳＯ は、１９．２ＫＨｚの周波数の変調ＱＤＰＳＫサンプル（８ビツト）を４える。

７ 上記の全てのモードにおいて、信号プロセッサ２６の端子ＳＩ、ＳＯに現われる サンプルは、コーデック１０４．１０６とインターフェイスできるように、ミュ ー法則で圧縮される。

モデムがライン状態モードで作動するように構成される時には、信号プロセッサ ２６の端子Ｐ１は、電話線にライン状態トーン（ダイヤルトーン、リンギングト ーン、ビジートーン、等９の１つが存在することを指示する。これらの状態トー ンは、繰返し率によって互いに区別される。

第７図は、モデムの動作を理解する上で有用な簡単なブロック図である。データ ターミナル装置２０とやり取りされる信号は、カップラ２２．６２を経てモデム とターミナルのインターフェイス２３０へ送られる。このインターフェイスは、 例えば、第６図に、参照番号１７２．１７８、ｊ−８４、］８６．１８８．１９ ０．１９２．１９４．１９６で示された部品を含んでいる。第７図に素子２４０ として全体的に示された複数の導線は、インターフェイスをマイクロコンピュー タ２４に接続する。出力データ及び構成信号は、マイクロコンピュータ２４の端 子ＰＯ−０，ＰＯ−１、ＰＯ−２及びＰＯ−３から信号プロセッサ２６の端子Ｄ Ｏ１Ｄ１、Ｄ２及びＤ３へ各々接続される。

特に、モデムがＤＴＭＦダイヤルモードで作動するように構成された時には、全 ての端子Ｄｏ、Ｄｉ、Ｄ２及びＤ３が、ダイヤルされたデータターミナル装置の 電話番号に対応する４ビツトの１６進数字を受け取る。モデムが低速モードで作 動するように構成されて送信を行なっている時には、直列データビットかマイク ロコンピュータ２４からＤ１入力端子を経て信号プロ２８ セッサ２６へ送られる。モデムが高速同期モードで作動するように構成されて送 信を行なっている時には・、タイミング情報がマイクロコンピュータ２４から入 力端子Ｄｏを経て信号プロセッサ２６へ送られる。ビットＡ情報は、マイクロコ ンピュータ２４から入力端子Ｄ１を経て信号プロセッサ２６へ送られ、ビットＢ 情報はマイクロコンピュータ２４がら入力端子Ｄ２を経て信号プロセッサ２６へ 送られる。モデムが高速非同期モードで受信を行なっている時には、タイミング 信号が、信号プロセッサ２６において、並列／直列変換されたビットと結合され る。

いずれの場合も、信号プロセッサ２６は、１９．２ＫＨｚの周波数のＰＣＭ情報 を両コーデック１０４，１０６に与える。

各コーデック１０４，１０６は、１９．２ＫＨｚの半分の周波数、即ち、９．６ ＫＨｚで作動し、ＰＣＭ情報を交互に受け取０４．１０６の出力信号は、マルチ プレクサ１１２によって２１２フイルタ１３２の送信部へ交互に供給される（モ デムが発信モードであるか応答モードであるかによって低帯域入力又は高帯域入 力を経て）。２１２フイルタ１３２の出力信号は、次いで、介在する回路を経て 、第６図のインターフェイス１２６のようなりＡＡインターフェイス及び２線の 電話線へ送られる（この場合も、モデムが発信モードであるが受信モードである かによって低帯域出力又は高帯域出力を経て）。

モデムがデータを受信する時には、データが電話線を経てインターフェイス１２ ６へ送られる。リンギング信号は、第６２９　待表昭ＧＯ−５０２１８１（１２ ）図に１６８で示された形式の回路を含むリンギング検出器によって検出され、 マイクロコンピュータ２４へ送られる。データは、ＤＡＡインターフェイス１２ ６から２１２フイルタ１３２の受信部へ送られる。モデムが発信モードで作動す る時には、入力情報が高帯域にあり、高帯域入力がらフィルタ１３２を経て高帯 域出力へ送られ、次いで、アナログスイッチ１３ｏ、１１８及び増巾器１２１並 びにＲＣ回路網１２５を経てコーデック１０４，１０６へ送られる。２つのコー デック１０４．１０６は、逆位相で作動して、入力情報をアナログ／デジタル（ ＰＣＭ）変換し、ＰＣＭ信号を信号プロセッサ２６の端子ＳＩに交互に供給する 。信号プロセッサ２６において、このＰＣＭ信号が復調され、データビットに変 換される。信号プロセッサ２６が高速モードで受信するように構成されている場 合には、信号プロセッサは、ジビットをビットＡ及びＢに変換して戻すに必要な １列／直列変換も行なう。キャリア検出及びライン状態情報は、信号プロセッサ ２６からマイクロコンピュータ２４の端子ＰＯ−４へ供給される。タイミング信 号及びデータは、信号プロセッサ２６からマイクロコンピュータ２４の端子Ｐ３ −３へ送られる。もちろん、データは、マイクロコンピュータ２４からコネクタ ２４０、必要なインターフェイス２３０及びカップラ６２を経てデータターミナ ル装置２ｏへ供給される。

サンプリング、マルチプレクシング及びこれに関連した機能全部についてのクロ ック信号は、例えば、第６図に７０．８２．８６．８８．９ｏ、９２．９４．９ ６．９８．１００，１０２．１．０８．１．１０で示されたような部品を含む発 振器及び０ クロック２５０から供給される。

信号プロセッサ２６の動作を理解するため、第８図ａないしｄのフローチャート について説明する。このフローチャートに示されたルーチンは、信号プロセッサ ２６のＲＡＭ位置を初期化することから始まる。これが、第８図ａに初期化ルー チンとして示されている。第８図ａに最も良く示されたように、マイクロコンピ ュータ２４からのモード構成ワードが端子ＤＯ１Ｄ１及びＤ２から最初に読み出 される。次いで、信号プロセッサ２６の内部の１２８ビットＲＡＭがゼロにされ る。次いで、Ｙ１ポインタ（Ｙｌ−ＰＴＲ）が１にセットされる。このＹ１ポイ ンタは、受信器に入ってくるべき最も新しいサンプルを指す。

ＭＡＳＫ　７ＦＦＦ　（１６進）は、信号をクリアし、絶対値を与える。キャリ ア検出器は、−４５，５ｄＢｍないし−４８，５ｄＢｍのヒステリシスを有して いる。キャリア検出ヒステリシスは、００３．８（１６進）ないし０１３８　（ １６進）の間にある。キャリアは、−４５，５ｄＢｍで検出されるが、−４８， ５ｄＢｍに下がるまでそのま＼である。プログラムは、システムの利得にもよる が、２つの異なったキャリア検出スレッシュホールド系統に対して設計される。

低い方のスレッシュホールドは、上限値として００９３　（１６進）でありそし て下限値として０００３　（１６進）である。これらの値は、プログラムに組み 込まれ、ここに示すシステムでは使用しない。

ＲＡＭのコサイン・ポインタの開始値は、ＩＣ０８＝ＯＩＦＦ（１６進）である 。２つの正弦波形が、信号プロセッサ２１ ６の５１２ビツトデータＲＯＭに正規化サンプルとして記憶される。０ＩＦＦ　 （１６進）は、最も高いデータＲＯＭ位置５１１である。サンプルがアドレス５ １１に記憶された正弦波は、その長さが１６サンプル分である。この正弦波は、 各サンプルを用いるか１つおきのサンプルを用いるかによって、１２００Ｈｚキ ヤリア又は２４００　Ｈｚキャリアを合成するのに使用される。１９．２ＫＨｚ では、サンプル１６個で、周波数が１２００Ｈｚとなり、サンプル８個で、周波 数が２４００　Ｈｚとなる。ＱＤＰＳＫの場合には、９０″の位相ずれがサンプ ル４個に相当し、１８００の位相ずれがサンプル８個に相当し、−９０°の位相 ずれが一４個のサンプルに相当する。

次の判断ブロックは、高速度か？のブロックである。その答えが「ノー」の場合 には、プログラムは、応答モードか？の判断ブロックへ進む。この判断ブロック の答えが「ノー」の場合には、低速発信が開始される。このシーケンスの最初の 動作は、ＪＭＩ＝３２である。低速キャリアは、４つあり、即ち、発信モデムの 場合にスペース及びマークの各々に対して１０７０　Ｈｚ及び１２７０Ｈｚであ りそして応答モードの場合にスペース及びマークに対して各々２０２５　Ｈｚ及 び２２’２５Ｈｚである。ミューの法則で圧縮されて正規化された正弦波のサン プル４８４個が信号プロセッサ２６のデータＲＯＭに記憶される。

入力データが低速の発信マークである場合には、プログラムは、正規化された正 弦波上の３２個のサンプルをジャンプする。入力データが低速発信スペースであ る場合には、プログラムは、正規化されたサンプル上の２７個のサンプルをジャ ンプする。

３２ 同様に、モデムが低速応答モードで作動していて入力データが低速応答マークで ある場合には、プログラムは、正規化された正弦波上の５６個のサンプルをジャ ンプする。入力データがスペースの場合には、プログラムは、正規化された正弦 波上の５１個のサンプルをジャンプする。

次のブロックは、アナログループか？の判断ブロックである。アナログループバ ックの場合には、プログラムは、低速発信路から低速応答路へ移ることが必要で ある。続いて、低速発信の初期化において、ＹＡポインタ、ＹＡ−ＰＴＲが４８ にセットされる。最新のサンプルは、Ｙｌと称する。最初のＹＡポインタは、Ｙ ｌよりも４７サンプル「古い」。

低速応答モードは、ＪＭＩ＝５６で始まる。この場合も、人力データが低速応答 マークであれば、プログラムは、正規化された正弦波上の５６個のサンプルをジ ャンプする。入力データが低速応答スペースの場合には、プログラムは、正規化 された正弦波上の５１個のサンプルをジャンプする。低速応答の初期化ルーチン は、ＤＴＭＦモードか？という判断ブロックを含んでいる。モデムがＤＴＭＦモ ードで作動していない場合には、ＹＡポインタ、ＹＡ−ＰＴＲが初期化において ３８にセットされ、即ち、現在サンプルより３７サンプル前にセットされる。

次いで、割込み（入力信号のサンプル）が開始され、モデムは、この信号サンプ ルを待機する。

Ｄ　Ｔ’Ｍ　Ｆモードが選択された場合には、プログラムは、ＤＴＭＦ初期化ル ーチンに入る。このルーチンにおいては、低周波の更新量及び高周波の更新量が 信号プロセッサ２６のＲＡＭにロードされる。ＤＴＭＦモードでは、数字のダイ ヤルトーンとして二重トーンの多周波数対が発生される。ＤＴＭＦ構成には、１ ６個の周波数が含まれるが、所与の数字をダイヤルするのに必要な周波数は、２ つである（低い周波数と高い周波数）。

従って、信号プロセッサ２６は、同し時間に２つのサイン波のようなものを発生 しなければならない。そこで、信号プロセッサ２６は、２つのポインタ、即ち、 低ポインタ及び高ポインタを形成する。信号プロセッサ２６は、ダイヤルされた 各数字においてどのようなりＴＭＦ対を発生すべきかに基づいて変化するジャン プ量でポインタを更新する。

ＤＴＭＦダイヤルルーチンは、ゼロＲＡＭにおいて０にセットされたＨＩ／ＬＯ スイッチを含んでいる。このスイッチは、２つのＤＴＭＦダイヤルトーン間でマ ルチブレシス動作をどれ程前後させるかを制御するのに使用される。２つのＤＴ ＭＦダイヤルトーンのサンプルを互いに加える（これは非常にやっかいなことで ある）のではなく、このプログラムでは、２つの所要のＤＴＭＦダイヤルトーン が時分割マルチプレシスされる。

即ち、プログラムでは、低いＤＴＭＦｌ−−ンのサンプルが発生され、次いで、 高いＤＴＭＦＩ−−ンのサンプルが発生される。

４８４個のデータポイントがミューの法則で圧縮されていて、これらのデータポ イントから４つの低速周波数（発信マーク及びスペースと、応答マーク及びスペ ース）と１６個のＤＴＭＦトーンが合成されることを銘記されたい。低いトーン と高いトーンのＤＴＭＦ対のサンプルを加えてダイヤル数字を得ることがなぜや っかいであるかという１つの理由は、正弦波信号サン４ プルがミューの法則で圧縮されているからである。ＨＩ／ＬＯスイッチは、成る サンプルから他のサンプルに（支）り換ることによって両方のトーンを複製する 。

低速及び高速キャリアが発生される場合には、これらが成る信号レベルをもっこ とが必要である。然し乍ら、ＤＴＭＦトーンレベルは、仕様によって異なる。モ デムのキャリアは、は！ニー１０ｄＢｍであるが、ＤＴＭＦトーンは、−５ｄＢ ｍに近い。正弦波のサンプルは、ミューの法則で圧縮されるので、増倍によって レベルを効果的に調整することはできない。電流信号サンプルレベルをＸとし、 定数をＡ及びＣとすれば、電力の直列近似ＡＸ３＋ＣＸを用いてレベルが調整さ れている。システムに含まれた幾つかのフィルタの特性により、１つの周波数６ ７９　Ｈｚは、個別の］組のレベル調整定数が必要である。６９７　Ｈｚは、最 も低いＤＴＭ、ＦＩ−−ン周波数である。

モートフラグは、モードフラグ１及びモートフラグ２の２つがある。これらは、 両方共、ゼロＲＡＭ動作において○にセットされる。モートフラグ１は、モデム がモデムとして作動しているかＤＴＭＦモード又はライン状態モードで作動して いるかを指示する。モードフラグ２は、ＤＴＭＦモードとライン状態モードとを 区別する。モードフラグｌ＝ｏは、モデムを指し、モートフラグ１−１−は、Ｄ 　Ｔ　Ｍ　Ｆ及びライン状態を指す。モードフラグ２＝０の場合には、システム がＤＴＭＦダイヤルモートである。モートフラグ２−１の場合には、システムが ライン状態モードである。

さて、高速初期化ルーチンを説明すると、クロックがシス　５ テムを１９．２ＫＨｚの周波数で作動することを想起さ九たい。

１２００ｂｐｓにおいては、１つのジヒット、即ち、ビット対の長さが３２サン プルである。３２個のサンプルごとに、プログラムは、相関装置から２つのビッ トを復帰させる。これらのうちの１つだけがマイクロコンピュータ２４へ送られ 、次いで、１６個のサンプルが送られ、この１６サンプル遅延時間中記憶された 他方のビットが送られる。従って、ジビット即ちビット対からの並列／直列変換 は、公称、３２サンプル増分て行なわれる。それ故、可変のＲＴＩＭＥは、最初 、３２にセットされる。

ＮＰＲＴＩＭ＝３２は、位相固定ループのサンプリング率をセントする。システ ムが完全な位相（１２００ｂｐｓ）で作動している場合には、３２個のサンプル ごとに、新たなジビットが復帰される。ＮＰＲＴＩＭは、完全な位相に対して位 相固定ループを初期化する。以下で明らかなように、高速作動についての１２０ ０ｂｐｓ±０．０１％の裕度を考慮して、位相が±１サンプルだけ調整される。

ＭＡ、５ＫＯＯＯ７（１６進）は、ＲＴＩ　Ｍ　Ｅの１６進値の最下位３ビツト を検査する。Ｍ　Ａ　Ｓ　Ｋ　ＯＯＯ２（１−６進）は、送信器が発信モードに あるか応答モードにあるかを決めるためにモートワードから１つのビットを検査 する。又、これを用いて、タイミング信号の先縁がマイクロコンピュータ２４へ 送られる。ＭＡＳＫ＝ＦＦＦＤは、０００２　（１６進）ＭＡ、ＳＫの丁度逆数 であり、従って、ＭＡＳＫ＝Ｏ○０２（１６進）は、タイミング信号の先縁を送 るが、ＭＡ　Ｓ　Ｋ＝　Ｆ　Ｆ　Ｆ　Ｄ　（ｌ　６進）３６ 次の判断ブロック、応答モードが？においては、モデムが応答モードにあるか否 かに基づいてプログラムが別々のルーチンに進む。システムが応答モードにない 場合には、プログラムがライン状態モードか？という判断ブロックへ進み、モデ ムがライン状態モードにあるがどうが判断される。モデムがライン状態モードに ある場合には、ライン状態初期化ルーチンが開始される。このライン状態初期化 ルーチンでは、ＹＯポインタがゼロＲＡＭにおいて、０に初期化されている。モ デム側では、現在サンプルをＹｌと称している。。ライン状態の初期化において は、便宜上、これをＹＯと称する。最初の段階では、Ｙ１８ポインタが１８にセ ットされる。従って、Ｙｏと相関すべき次の最新のサンプルは、１８サンプル前 のものとなる。ライン状態を決定するために相関すべきサンプルであってＹｌ８ より前の次の最新サンプルは、４７サンプル前のものであり、従って、Ｙ４７− ＰＴＲ＝４．７となる。相関装置は、２つある。一方の相関装置は、現在のサン プルを１８個前のサンプルと相関即ち乗算し、他方の相関装置は、現在のサンプ ルを４７個前のサンプルと相関即ち乗算する。マイクロコンピュータ２４のライ ン周波数が、例えば、リンギングトーン、ダイヤルトーン又はビジートーンのよ うな単一周波数である場合には、一方の相関装置の出力が例えば１となりそして 他方の相関装置の出力が例えば０となる。これは、ライン状態トーンの１つに対 応する。ここに示すシステムには使用しないが、Ｙ４７相関装置が設けられてい て、プログラムにおいて幾つかの若干高い周波数ライン状態トーン、例えば、内 部ＣＢＸエラートーン及び内部ダイヤルトーンを検出する。

次いで、その値を越えるとライン状態トーンが存在すると考えるスレッシュホー ルドをセットする。ＴＨＲＥＳＨＯＬＤ１８＝ＦＦ４０　（１６進）でありそし てＴＨＲＥＳＨＯＬＤ４７＝ＦＣ８０（１６進）である。

更に、ライン状態モードに対するモードフラグをセットする。モードフラグ１− １は、ライン状態モードをモデムモードから区別する。モードフラグ２＝１は、 ライン状態モートをＤＴＦＭダイヤルモードから区別する。モデムがライン状態 モートにない場合には、高速応答モートの初期化が開始される。ＹＢ−ＰＴＲ＝ ３５であり、ＹＡ−ＰＴＲ＝３１である。丁度１２００ｂｐｓにおいては、ジビ ット当たり３２個のサンプルかあることを想起されたい。２４００　Ｈｚキャリ ア周波数においては、各ジビットの長さがキャリア４サイクル分である。従って 、２４００　Ｈｚにおいて位相差±４５°は、３２個のサンプルから±１サンプ ルということになる。同様に、Ｌ　２００　Ｈｚにおいては、各ジビットの長さ がキャリア２サイクル分であり、４５°の位相差は３２サンプルの公称ジビット 長さから±２サンプルということになる。従って、高速応答モードでは、ＹＡポ インタ及びＹＢポインタが各々３１及び３５にセットされ、一方、高速発信モー ドでは、３２及び２４に各々セットされる。

又、高速モードの場合に検出されるものは、手前のジビットの８ 位相からの位相ずれであることを想起されたい。従って、高速モード（発信及び 応答とも）では、プログラムが、便宜上、キャリア位相が厳密に１８０°離れた ３つの連続したサンプル対を探索し、キャリアの極性が同じであるか逆であるか を判断する。キャリア上のポイントが１８０°離れていて位相ずれがない場合に は、時間的に手前の１８００を中心とするサンプルが、現在サンプルの極性と逆 の極性になる。従って、高速応答の初期化では、位相比較ポインタＹＩＯ１Ｙ１ １及びＹｌ２が、各々、１８．１９及び２０にセットされ、これらは、２６．２ ７及び２８に各々セットされたＹＪＯｌＹＪＩ及びＹＪ２と１８０°位相ずれさ れる。高速発信初期化においては、高速発信キャリアと高速応答キャリアとの間 に差があるので、これらのポインタを、各々、１６．１７及び１８と、２０．２ １及び２２とにセットしなければならないことに注意されたい。又、この点にお いては、プログラムがキャリアを復調せず、位相ずれを検出して位相固定ループ を更新することにも注意されたい。このルーチンにおいて、これら３つの対、Ｙ ＩＯ及びＹＪＯ；Ｙｌ１及びＹＪＩ；及びＹｌ２及びＹＪ２についての同じ極性 及び逆の極性の成る組合せが検出されると、有効な位相ずれであったことになる 。従って、これに続く各々の繰返しにおいて、ＹＪ２、ＹＪＩ、ＹＪＯ１ＹＩ２ 、ＹＩＩ及びＹＩＯが増加される。これで、システムの初期化は完了する。従っ て、割込みを行なうことができる。

第８図すないしｄを説明すれば、システムは、１９．２ＫＨｚクロツクの形態で 割込みを待機する。割込みに達すると、９ ルーチンは、先ず、ＤＴＦＭモードであるかライン状態モードであるかを質問す る。その答えが「イエス」てあれば、ルーチンは、モデムがＤＴＦＭモードにあ るかどうかを質問する。その答えが「ノー」であれば、システムはライン状態に ある。Ｙ１８ポインタ、Ｙ４７ポインタ及びＹＯポインタは、各入力サンプルの たびに更新される。例えば、Ｙ１８ポインタは、第１サンプルの後に、ＲＡＭ位 置１７を指し、次のサンプルの後に、ＲＡＭ位置１６を指し、というようにして いって、やがてＹ１８ポインタは、ＲＡＭ位置０を指し、この時には、ＲＡＭ位 置６４に重なるが、依然として、Ｙｌ８、即ち、現在サンプルより１８個前のサ ンプルを表わす。信号入力というルーチンは、直列入力から信号を入力し、コー デック１０４．１０６から８ビットＰＣＭサンプルを入力するルーチンである。

次の動作においては、ＹＯがＹ４７と相関（＊）もしくは乗算される。ＹＯは、 次いて、Ｙｌ８と相関される。ＬＰＦ　（１８−１）は、相関された出力を単極 低域フィルタする低域通過のデジタルフィルタサブルーチンである。ＬＰＦ　（ １８−２）は、第２の直列の低域通過のデジタルフィルタサブルーチンである。

ＹＯ＊Ｙ１８相関は、２つの単極低域通過のデジタルフィルタによって低域フィ ルタされる。これら２つのフィルタのうちの第２のフィルタの出力は、イエスの 場合ライン状態「１」であり、ノーの場合ｒＯＪである。換言すれば、これら全 相関値の平均が正の場合は、ライン状態トーンがあることが指示される。プログ ラムによって全ての種々のライン状態トーンを区別する方法は、割込みの頻度に よる。信号プロセッサ２６の出力端子ＰＯ４０ 及びＰｌは、ゼロにされる。出力ＬＰＦ（１，８−２）は、次いで、スレッシュ ホールド値と比較され、ライン状態が検出されたかどうかが決定される。もしそ うならば、Ｐ１端子が１にセットされて、マイクロコンピュータ２４にライン状 態の検出を指示する。次いで、低域フィルタＬＰＦ（４７−１）及びＬＰＦ（４ −７−２）の動作が行なわれる。ＬＰＦ　（４７−２）によってスレッシュホー ルドが検出された場合には、端子ＰＯが１にセットされ、マイクロコンピュータ ２４に指示が与えられる。

Ｄ　Ｔ　Ｍ　Ｆダイヤル装置がＤＴＭＦモードが？について「イエス」の判断だ った場合には、トゲ・ルＨＩ／ＬＯスイッチという動作を最初に行なって、合成 されている２つのＤＴＭ、Ｆトーン間で前後に切り換えを行なう。更新量を低に する段階では、データポインタが動かされる。信号プロセッサ２６では、ＲＡＭ 位置を使用する前に、データポインタを動かしてこれがそのＲＡＭ位置を指すよ うにしなければならない。

Ｔ−Ｔ　Ｉ　／　Ｌ　Ｏスイッチ−低か？という段階か次に続く。低更新量及び 高更新量は、Ｒ’　Ａ　Ｍの同じ列にある。これらの更新量は、ＲＡ　Ｍの最も 下の２行にある。ダイヤルされた数字３についての１−−ンを合成するものと仮 定する。ダイヤルされた同じ数字に対する画周波数の更新量は、同じＲＡＭ列に あるので、データポインタがいったん低に動かされると、そのＲＡＭ列のデータ ポインタを低から高に動かすことが必要とされるだけである。このルーチンでは 、ＨＩ／ＬＯスイッチの位置に基づいてデータポインタ高又は低が指示される。

このスイッチが低の場合には、低データポインタが更新される。スイッチが高の 場合には、ポインタが更新量に動かされる。ＤＴＭＦポインタ更新という段階で は、特定のＤＴＭＦ周波数対に対してサイン波が合成される。

Ｘ＝ＤＴＭＦサンプルという段階では、ＤＴＭＦトーンを適切な振幅で合成する ルーチンが用意される。新たなりＴＭＦサンプル−Ａ　Ｘ３＋　ＣＸという段階 では、これらの振幅が計算される。ＤＴＭＦサンプルを出力するという段階では 、計算されたレベルで合成されたＤ　Ｔ　Ｍ　Ｆ周波数が出力され、１つの数字 がＤＴＭＦダイヤルされる。

出力サブルーチンでは、出力が直列孔カレラスタにロードされ、タイミングコマ ン１〜に基づいて直列出力が生じ、８ピッ１−ＰＣＭコードがコーデック１０４ ．１０６へ送られる。入力信号及び出力信号サブルーチンにより、信号プロ′セ ッサ２６が使用する２の補数から、コーチツク１．０４、Ｊ−０６か使用するコ ードに変換される。

ＱＰＳＫ及びＦＳＫ復調サブルーチンについて説明すれば、ポインタか更新され る。Ｙｌ８、Ｙ４７等のポインタに代って、復調ポインタは、ＹＡ、ＹＢ、Ｙｌ 、ＹＩＯ，ＹＩｉ、Ｙｌ２、Ｙ　、Ｊ　０１ＹＪＩ及びＹＪ２で示されたポイン タである。これら９個のポインタは、全て、４つの連続したサブルーチン呼び出 しで更新される。

信号を入力する段階では、信号を入力するサブルーチンが呼び出される。Ｙ１＊ ＹＡは、Ａの相関装置である。Ｙ１＊ＹＢは、Ｂの相関装置である。低域フィル タＬＰＦ　（Ｂ）ては、Ｂ相関出力がデジタルで双極低域フィルタされる。低域 ライン２ りＬＰＦ（Ａ）では、Ａ相関出力がデジタルて双極低域フィルタされる。Ａフィ ルタ出力は、ルーチン１こよって次に使用されるので、最初にＢ出力がフィルタ される。Ａは、高速及び低速の両方に共通であるから、キャリア検出器に使用さ れる。Ａの相関装置では低速においても常に何か生しるが、Ｂ相関装置では低速 の場合何の出力も生じない。もちろん、高速では、両方の相関装置が常に使用さ れる。相関装置において何かが相関されている場合には、負の相関であっても正 の相関であっても、整流されてフィルタされ、キャリアの有無が決定される。従 って、次の判断ブロックは、ＡＢＳ　（Ａ　−０ＵＴ）、即ち、Ａ出力の絶対値 である。

吹の作動段階は、キャリア検出器を低域フィルタする段階（ＣＡＲＤＥＴ）であ る。Ａの絶対値は整流され、フィルタされなばならない。絶対値の作動によって 、余波整流されたサイン波のようなものが発生される。これは、低域フィルタさ れてスレッシュホールドと比較される。

次の判断ブロックは、キャリアが低スレッシュホールドより高いか？である。そ の答えが「ノー」ならば、キャリアの検出が０にセットされる。もう１つの判断 ブロック、キャリアか高スレッシュホールドより低いか？がある。その答えが「 イエス」であれば、キャリア検出は１に等しくされ、キャリア検出ＣＡＲＤＥＴ ＝１がバイパスされる。その答えが「ノー」であれば、キャリアの検出は１にセ ットされる。いずれにせよ、Ｐ１出力は１にセットさ九、ＰＯ高出力Ｏにセット される。次いで、キャリア検出＝０か？という判断ブロックがある。その答３ えが「イエス」であれば、動作Ｐ○＝１はバイパスされる。その答えが「ノー」 であれば、ＰＯは１にセットされる。ルーチンのこの部分は、ヒステリシスキャ リア検出構成にされていることに注意さ九たい。キャリアか高スレッシュホール ドより高ければ、システムは、あたかもキャリアがあるかのように動作する。キ ャリアが低スレッシュホールドより低ければ、システムは、あたかもキャリアが ないかのように動作する。他の全ての条件のもとては、システムは、ルーチンの この部分に入る前にこれが行なっていた動作を続ける。

次の判断ブロックでは、低速か？という質問かなされる。

もし「イエス」であれば、ＦＳＫ復調及び並列人力／出力ルーチンに入り、ＬＰ Ｆ（Ａｌ）か行なわれる。ここて°は、双極低域フィルタアルゴリズムが３回用 いられ、合計６極とされる。

このルーチンの次のブロックは、Ａ３出力は負か？という判断ブロンつてあり、 もし「イエス」ならは、Ｐ　１−　＝　Ｏという動作がバイパスされる。その答 えが「ノー」ならば、ＰｌがＯにされる。ＦＳＸには、一方のキャリア周波数又 は他方のキャリア周波数が常に存在する。データがスペースであれば、受信周波 数は、１０７０　Ｈｚ又は２０２５　Ｈｚである。これらの周波数が受信される 場合には、ＰｌがＯとなる。マーク周波数１２７０Ｈｚ又は２２２５　Ｈｚか受 信される場合には、Ｐｌが１とされる。

割込み可能ブロックにより、再び割込みを行なうことができる。割込みが生じる たびに、その割込みは、手動で再び可能とされるまで、不能となる。Ｐｌ及びＰ Ｏは、状態レジスタに４４ ０−ドされるまで、有効とならない。Ｐｌ及びＰＯは、実際には、状態ワード上 にあるビットである。このルーチンでは、５つ全部が同時に更新される。割込み 可能ブロックにより、シ、ステムは、１９．２ＫＨｚのサンプル周波数で次の割 込みを行なってルーチンに割り込める状態となる。ワード入力ブロックにより、 マイクロコンピュータ２４からＤＯ，Ｄｌ及びＤ３を経て並列ワードが入力され る。

次の動作は、ＪＭＩへ動くというブロック（第８図Ｃ）であり、これは、低速変 調器を指示する。次のブロックは、入力ビット＝１か？という判断ブロックであ る。もし「イエス」であれば、ＪＭＯへ動くというブロックがバイパスされる。

もし「ノー」であれば、ＪＭＯ八動へブロックが実行される。ジャンプ量として は、データＲＯＭに記憶された正弦波に用いるジャンプ量がある。

次の動作においては、ＩＣＯ８がＩＣＯ０８−Ｊ　（ＩＮＢＩＴ）にセットされ る。ＩＮ　ＢＩＴは、０又は１である。

ジャンプ量は、ＪＭＯ又はＪＭＩであり、ＩＮ　ＢＩＴは、各々、０又は１であ る。従って、このルーチンでは、ジャンプ量ＪＭＩ又はＪＭＯのサンプル数が、 特定キャリアの現在のサンプル値を指しているＩＣ０Ｓポインタから差し引かれ る。このルーチンでは、サンプルからサンプルへのジャンプが行なわれ、サンプ ルは、特定のキャリア周波数によって決定された特定のサンプル数だけ互いに離 される。周波数が例えば２２２５　Ｈｚの場合には、このルーチンによりＪＭＩ 即ち５６が使用される。

ＩＣＯ８は、４８４のサンプル正弦波から取り出される成るす４５　特表昭に０ −５０２１８１θの ンプル数である。ルーチンでは、ここから５６が差し引かれ、変調器から送られ るキャリアについての次のサンプルが得られる。

次いで、判断ブロックＩＣＯ８≧０か？があり、４８４サンプル正弦波テーブル 内のサンプル値についてＩＣ０８＝ＩＣＯ８＋４８４という動作が行なわれる。

換言すれば、ルーチンによってＩＣＯ８からの差し引き値が保持される場合には 、最終的に、このテーブルの最も下の部分に達する。又、ＩＣ０３＝ＩＣＯ８＋ ２という修正動作も含まれる。ＮＥＣの７７２０信号プロセッサ２６に含まれた ＲＡＭの最下位の２つの位置は、テストの目的にのみ使用され、従って、このル ーチンは、これらの位置をスキップする。信号を出力するブロックでは、コーデ ック１０４．１０６へ送られる信号が出力される。

低速か？の判断ブロック（第８図ｂ）に戻り、その答えが「ノー」であると仮定 する。ルーチンは、ＱＤＰＳＫ復調器及び並列Ｉ１０に復帰する。最初の判助ブ ロックは、受信タイミングビット二〇か？である。もし「イエス」ならば、ルー チンは、割込み可能ブロックへ進む。もし「ノー」ならば、タイミング縁が必要 かという判断ブロックに進む。初期化においては、可変ＲＴＩＭＥであったこと を想起されたい。受信したタイミングビットは、３１．３２又は３３からＯにな るようなワード内のビットの１つである。受信タイミングビットは、３２カウン トの間に１からＯに２回変化する。これは、受信タイミングビットか？の判断ブ ロックにおいてルーチンがめるビットである。このルーチンでは、データのタイ ミング縁が送り出され、６ 即ち、ビットの始めにＯに向かう縁が送り出され、そして送られるビットにもよ るが大抵は半ビツト後に、１に向かう縁が送り出される。これらのタイミング縁 は、データ速度の２倍である。ボーレートは６０ｏ（ジビット／秒）であるから 、１つのジビットには４つのタイミング縁がある。この受信タイミングビットは 、１９．２ＫＨｚのクロックパルスごとに減少されるＲＴＩＭＥワード内のビッ トの１つである。これがＯでなれば、ルーチンは、タイミング縁が必要か？とい う判断ブロックに進む。ここで、ルーチンは、ＲＴＩＭＥの３つの最下位ビット を捜し、これらが全てＯであるかどうかを調べる。タイミング縁をマイクロコン ピュータ２４へ供給するためには、これら３つの最下位ビットが全部Ｏでなけれ ばならない。これらビットのいずれか１つが１である場合には、マイクロコンピ ュータ２４にタイミング縁が送られず、ルーチンが続けられる。従って、２進カ ウントの３つの最下位ビットが全部Ｏであるようなカウントの時に、タイミング 縁がマイクロコンピュータ２４に送られる。このようになるたびに、マイクロコ ンピュータ２４に縁が送られる。これは、３２からＯまでのカウント中に４回生 じる。

タイミング縁が必要か？の答えが「イエス」の場合には、Ｐｌが０にセットされ る。０へのセットは、Ｏに向かうタイミング縁で行なわ九る。次いで、Ｐｌは、 直ちに１にリセットされる。次の判断ブロックは、出力ビット＝１か？である。

Ｏに向かう縁の後に、Ｐｌが１にセットされたことを想起されたい。

この判断により、Ｐｌを、データで指示されたレベルにするこ７ とができる。割込み可能ブロックにより、状態レジスタがアキュムレータＢから ロードされ、縁がマイクロコンピュータ２４に送られる。次いで、マイクロコン ピュータから並列ワードが入力される。

ＱＤＰＳＫ変調器においては、次のＬＴＩＭＥ＝Ｏという動作が最初に行なわれ る。ＬＴＩＭＥは、マイクロコンピュータ２４からデータ縁が得られるかどうか を決定する。Ｄｏラインに成る極性縁が現われた時が、変調器からの位相を更新 すべき時である。ルーチンのこの特定部分は、ＤＯラインを監視して、これが高 から低になったかどうかを検出する。Ｄｏラインがこのようになった時は、デー タを探索しこれに基づいて位相をシフトすべき時である。

このサブルーチンは、縁を探索するので、サンプルを探索するだけではなく、こ れを手前のサンプルと比較しなければならない。このサブルーチンでは、ＬＴＩ ＭＥがＯであると仮定する。従って、ＸＴＩＭＥ　（Ｄｏの現在状態）がゼロで あるかどうか質問される。ＸＴＩＭＥがＯである時には、ルーチンが先ヘスキッ プする。ＸＴＩＭＥがＯでない時には、次のＬＴＩＭＥが１にセットされる。次 いで、サブルーチンは、ＬＴＩＭＥが１であるかどうか質問する。もし「イエス 」ならば、ルーチンは、先ヘスキップする。もし「ノー」ならば、ルーチンは、 データのビットＡが０に等しいかどうか質問する。データのビットＡが０に等し い場合には、システムが先ヘスキップする。

ビットＡが０に等しくない場合には、ＩＣＯ８がＩＣ０８８に等しくセットされ る。ＩＣ０８８は、１８０°の位相ずれに対４８ 応する。次の判断ブロックは、ヒツトＡ−ビットＢが？である。

その答えが「ノーＪであれば、ルーチンは先ヘスキップする。

その答えが「イエス」であれば、ＩＣＯ８がＩＣ０８−４に等しくセソ１〜され る。これは、９０°の位相ずれを与える。これら２つの和によって、ＱＤＰＳＫ に必要な各々の位相ずれ００．９０°、１８０°、及び２７０”　（−９０°） が与えられる。

次いで、ＩＣ，Ｏ５は、ＩＣ０５−１に等しくセットされ、記憶された正弦波形 の１つのサンプルから記憶された正弦波形の次のサンプルへ進む。発信モードか ？という次の判断ブロックでは、応答モー１−であるが故に記憶された正弦波の 次のサンプルに減少すべきかどうかの判断がなされる。従って、発信モードか？ という判断ブロックの出力が「ノー」の場合には、ＩＣＯ８が更に」サンプル減 少され、ＩＣ０３−１となる。発信モードか？という判断フロックの出力が「イ エス」の場合には、ＩＣＯ３はその前に定められた通りのま＼となる。信号を出 力するという次の動作により、１２００　Ｈｚの発信キャリア周波数であろうと ２４００　Ｈｚの応答キャリア周波数であろうと、コーデックで発生さるべきア ナログ信号の１一部分を表わすＰｃＭがコーデック１０４．１０６に出力される 。

ルーチンのタイミング復帰部分へ進むと、受信タイミング変数ＲＴＩＭＥがＲＴ ＩＭＥ−１に減少される。これもジビット長さ変数であり、これを用いてタイミ ング位相固定ループが受け取られる。次いで、ＮＰＨＤＥＴがＮＰＨＤＥＴ＋１ にセソｌ〜される。ＮＰＨＤＥＴは、最後の位相ずれが検出されてからのサンプ ル数をカウントする。

次の３つの判断フロック、ＹＩＯ＊ＹＪＯ≧Ｏか？、Ｙ１１＊ＹＪｌ＜Ｏか？そ してＹＩ２￥ＹＪ２＜Ｏか？においては。

ＹＩＯ及びＹＪＯ，ＹＩｌ及びＹＪＩ、並びにＹＩ２及びＹ　、Ｊ２の符号が比 較される。これら判断ブロックの出力が「イエス」の場合には、キャリアの位相 変化は検出されず、ＮＰＨＤＥＴは０にセットされない。一方、３つ全部の判断 ブロックの出力が［ノー」である場合には、有効な位相変化が検出さ九、位相検 出カウンタＮＰＨＤＥＴがＯにされる。いずれにせよ、次の判断ブロックは、Ｒ Ｔ　Ｉ　ＭＥ　＝　Ｏか？である。ＲＴＩＭＥは、シビソトの長さのうちのどの 点を考慮しているかを決定するのに用いられるカウンタである。ＲＴＩＭＥが０ に等しい場合には、シヒノトか終了し、新たなジビノトを開始すべきであること が指示される。新たなジビソトを開始すべき場合には、ルーチンは、相関を行な って、データプロセッサ２４へ次に送られる次のジビッ１〜をアッセンブルする 相関出力を得なければならない。然し乍ら、ＲＴ　Ｉ　Ｍ　ＥがＯに等しくない 場合には、現在のジビソトが更に処理され、考慮すべきことは、ＲＴＩＭＥが、 １６、即ち、ジビットの第１の半分の開始、に等しいかどうかということだけで ある。従って、ＲＴ　ＩＭＥが０に等しくなければ、ルーチンは、次いで、ＲＴ ＩＭＥ＝１６であるかどう力（を質問する。ＲＴＩＭＥが１−６に等しくなけれ ば、ルーチンは、受信信号の次のサンプルを処理するように復帰する。ＲＴ　Ｉ 　ＭＥがＯに等しい場合には、ＲＴＩＭＥがＮＰＲＴＩＭに等しくセットされ、 ＮＰＲＴＩＭは、公称ジビソト長さである３２にセットされる。ＮＰＨＤＥＴ＞ １６か？という次の判断フロックでは、ジビットを第１の半分と第２の半分に分 割することにより、受信タイミングが公称タイミングと比較され名。ＮＰＨＤＥ Ｔ＞１６か？の答えが「ノー」であれば、ルーチンは、ＮＰ　ＨＤ　Ｅ　Ｔ≦２ か？を質問する。その答えが「イエスＪであれば、ルーチンのタイミング復帰部 分のリセットがバイパスされる。その答えが「ノー」であれば、変数Ｎ　Ｐ　Ｒ Ｔ　工Ｍが３１にセントされる。ＮＰＨＤＥＴ＞１６か？という判断ブロックに 戻ると、その答えが「イエス」の場合、ルーチンは、ＮＰＨＤＥＴ＞２９か？を 質問する。その答えが「イエス」であれば、ルーチンのタイミング復帰部分のリ セットはバイパスされる。

その答えが「ノー」であれば、ＮＰＲＴＩＭは３３にセットされる。ルーチンの この部分では、タイミングの同期をとるために高速又は低速のいずれの方向にお いても２カウン１への窓が確立される。高速又は低速のいずれにおいても、この ２カウントの窓内で、変数ＮＰＲＴＩＭが公称値に保たれる。

さて、ルーチンの並列／直列変換部分を説明すれば、先ず、ＢＯがＯに等しいと 仮定する。次いで、Ｂ　ＦＩＬＴＥＲＯＵＴ＜Ｏか？という判断ブロックに進む 。Ｂ　Ｆ王ＬＴＥＲＯＵ　Ｔが０より小さい場合には、ＢＯ＝Ｏという仮定が正 しく、その答えは「イエスＪとなり、次の動作がバイパスされる。ＢＦＩＬＴＥ ＲＯＵＴ＜Ｏか？という判断ブロックの出力が「ノー」の場合には、変数ＢＯが １にセットされる。Ｂ　ＦＩＬＴＥＲＯＵＴは、Ｂ相関装置のフィルタされた出 力である。

このフィルタさ九た出力が負の場合には、出力すべきピントＢがＯということに なる。一方、ピノ１〜Ｂ相関装置のフィルタさ１ れだ出力が正であれば、出力すべきヒツトＢが１ということになる。次いで、へ ビットの状態か確立される。次の動作においては、０ＵＴＢＩＴ、即ち、送り出 される次のヒントか、１に等しいと仮定さ九る。次の判断ブロックでは、Ａ、Ｆ ＩＬＴＥＲＯＵＴ＜○か？が質問される。その答えが「ノー」であれば、０ＵＴ ＢＩＴが０にヤツ１〜される。その答えが「イエス」であれば、０ＵＴＢＩＴが １のまＳとされる。ルーチンのこの部分では反転が行なわれることに注意された い。反転が生しる理由は、フィルタさ九たＡ相関装置の出力と、フィルタさ九た Ｂ相関装置の出力が、位相ずれの有無を表わしているからである。フィルタされ たＡ相関装置の出力か負である場合には、ビットＡが１であることを示す。

ルーチンのタイミング復帰部分のＲＴＩＭＥ＝Ｏか？という判断ブロックに戻る と、この判断の答えが「ノーＪである場合には、ＲＴＩＭＥ＝１６か？の判断ブ ロックに進むか、これについては簡単に述べた。ルーチンのタイミング復帰部分 と並列／直列変換部分とを結ぶこの部分は、並列／直列変換の役目も部分的に果 たす。ルーチンにこの部分では、ジヒノトから復帰されたビットＢを出力する時 であるかどうかの判断がなされる。ＲＴＩＭＥが１６に等しくなければ、プログ ラムは、次のサンプルを受け取るように復帰する。ＲＴＩＭＥが１６に等しけれ ば、０ＵＴＢＩＴ、即ち、出力さるべき次のビットが前記の変数ＢＯに等しくセ ットされる。

さて、第９図ａないしｄを参照し、特に、第９図ａを説明すれば、Ｚ８マイクロ コンピュータのルーチンは、電源オンと５２ いうブロックで開始される。次いで、７８マイクロコンピユータのＲＡＭが最も 高いアドレス７Ｆ（１６進）を除いて全てゼロにされる。

Ｚ８は、ポートの構成、例えば、ポートが入力であるが出力であるか、を制御す るための多数の制御レジスタを有している。サブルーチンのこの段階において、 これらの制御レジスタがロードされる。

ルーチンは、次いで、ディップスイッチを読み取るブロックへ進む。ユーザがモ デムを電源投入できるようにすると共に、成るやり方でデフオールドを入力でき るようにするため、はとんどのディツプスインチが設けられている。大部分の電 源投入方法は、ディップスイッチで行なうことができる。ＤＴＲは、ディップス イッチの１つで強制的に行なうことができる。キャリア検出及びＤＳＲは、ディ ップスイッチの１つで強制的に行なうことができる。診断モードをオン及びオフ にする幾つかの制御キャラクタは、ディップスイッチの１つで可能化及び／又は 不能化される。このディップスイッチを作動不能にすると、これらの機能がモデ ムにとって明らかとされ、モデムを通してデータを送っている場合に、モデムを これらモードの１つに至らしめるような制御キャラクタの１つが生じるならば、 ディップスイッチの構成によってこのようなことが起きないようにされる。他の ディップスイッチは、キャリア・ロス切断、スペース送信切断、遠隔デジタルル ープに応じたエコーコマンド文字の送信、キャリア・ロス切断、自動ラインフィ ード及び自動応答を行なうように、オン及びオフに切り換えされる。

次いで、ルーチンは、デフオールドをロードするブロックへ続く。種々のディッ プスイッチの状態及びソフトウニアゾフォールトが種々のフラグレジスタにロー ドされる。ディップスイッチがないところのソフトウェアデフオールドには、モ デムが応答を宣言しない前のリンギング数のようなものが含まれる。

ソフトウェアでは、このデフオールドが８とされる。ユーザが、他のリンギング 数に対して応答しないようにモデムを構成できると共に、他のリンギング以外の 第２のリンギングに対して自動応答するように他のデフオールドも調整できるよ うにする初期化コマンドがある。

ルーチンは、フラグ初期化ブロックへと続く。コマンドモートを設定し、換言す れば、ユーザがフラグワードの幾つかをいかに初期化しようとするかを設定する 「クリア」と称するサブルーチンがある。このクリアサブルーチンでは、送信器 、７７２０、高速ランプ、リンギング指示ランプ、ＤＳＲ及びキャリア検出がオ フにされ、データ／音声リレーが音声位置に入れられ、送信さるべきメツセージ に対するメツセージ高アドレスが初期化され、送信バッファが全部マークに初期 化され、診断フラグがオフにされ、それ自体低速動作にセットされ、受信データ がマークにクランプされる。

次いで、ルーチンは、スタートビットの送信か？という判断ブロックに達する。

これは、ｚ８の作動を開始し、ターミナルから送られるキャラクタの速度を決定 する。モデムをオンにするためには、コントロールＱ及びキャリッジリターンの ２つのＡＳＣＩＩキャラクタを送らねばならない。コントロールＱ４ は、ＡＳＣＩＩテーブルの１１（１６進）である。ターミナルは、アイドル状態 （ターミナルからキャラクタが送”られてこない）の間に、全て１の一定マーク 状態を送信する。ターミナルから送られるデータが１から０になる場合には、こ れがスタートビット遷移である。１６進で１１は、２進で１０００１である。ス タートビットは、データビットの前に送られる。スタートビットは、０であり、 コントロールＱの第１データビツトは、１のＬＳＢである。その次のデータビッ トは、０００１００であり、次いで、おそらくパリティビットが続き、そして１ ストツプビツトが続く。Ｚ８は、スタートビット遷移を受け、次のビット遷移ま で待機する。ｚ８は、これらの最初の２つのビット遷移を計時する。これらが速 過ぎる場合には、ワードがコントロールＱと仮定され１次いで、Ｚ８は、ビット レートが１２００ビット／秒より高いことを知る。モデムは、１２００ｂｐＳよ り高いものは処理せず、従って、ワードは無視し、別のものを待機する。

ビットレートが１２００ｂｐｓより高くない場合には、１２００ｂｐｓ又はそれ より低いものとされる。ｚ８は、どんなビットレートかを決定する。Ｚ８は、ボ ークロックを、網羅されるビット遷移の公称カウントにセットする。公称ボーレ ートは、１２００．６００．３００．１５０．１１０及び７５である。Ｚ８は、 ボークロックをこれら公称ボーレートの１つにセットし、このクロックを用いて 、キャラクタ内の残りのビットが何であるかを決定する。Ｚ８は、このボークロ ックを用いて残りのビットをレジスタにロートし、これがコントロールＱで５ あるかを決定するようにレジスタ内を探索する。このため、ルーチンは、パリテ ィが奇数即ちマークパリティであるとする。

次の判断ブロックにおいて、ルーチンは、受信したキャラクタがパリティビット ＝１のコントロールＱであるかどうか質問する。その答えが「イエス」であれば 、ルーチンは、次の２つの作動をスキップする。その答えが「ノー」であれば、 受信したキャラクタは、パリティビットが１のコントロールＱではない。次いで 、ルーチンは、偶数即ちスペースパリティをとる。

次いで、受信したキャラクタがパリティ二〇のコントロールＱであるかどうか質 問する。その答えが「ノー」であれば、受信したビットはコントロールＱではな い。その後、ルーチンは。

別のキャラクタを待機するように復帰する。一方、その答えが「イエス」であれ ば、ルーチンは、次のキャラクタを得る。次のキャラクタは、キャリッジリター ンでなげれはならない。

ターミナルは、キャリッジリターンと共にラインフィードを与えることがしばし ばある。ラインフィードは、キャリッジリターンの前でも後でもよく、従って、 Ｚ８は、ラインフィードを無視する。次いで、Ｚ８は、パリティビット＝１のキ ャリッジリターンであるかどうかチェックする。その答えが「イエス」てあれば 、次の２つの動作がバイパスされる。その答えか「ノー」であれば、キャラクタ がパリティビット−０のキャリッジリターであるかどうか質問される。もしそう でなければ、・　そのキャラクタは、キャリッジリターンではない。この情報か ら、Ｚ８は一信号を高速で処理するか低速で処理するかを決定すると共に、キャ ラクタにどれ程のビットが含まれているかを５６ 決定し、更に、そのフォーマットで情報を処理するようにモデムを構成する。

第９図１）を説明すれば、モー１〜フラグが初期化されるが、或いは、ルーチン がその後の成る点からこの点に復帰した場合にはモー１〜フラグが再初期化され る。次いで、ルーチンは、「モデム・レディ」メソセージを送る。その後、ルー チンは、コマンドを待機する。スタートビットを得ると、ループが終了する。

コマンドが１秒のアイドル状態をもつコントロールＴの場合には、ルーチンが第 ９図ａのＡ点ヘジャンプし、即ち、ルーチンは、アイドル状態に戻る。これで、 モデムはオフとなる。

次いで、ルーチンは、全てのダイヤルコマンドに対し、パルスであるかｌ−−ン ダイヤルであるかをチェックする。ユーザがパルス又はトーンダイヤル（各々、 Ｐ又はｒ）を指定した後、ユーザは、ダイヤルしたい電話番号とキャリンジリタ ーンを入力する。キャリンジリターンにより、ルーチンは、ダイヤルトーン待機 状態にされる。モデムは、数ミリ秒のダイヤルトーンを受け取ると、電話番号数 字をロードし始める。ルーチンは、各数字をＡＳＣＩＩから１６進に変換する。

次いで、ルーチンは、ダイヤリングがパルスダイヤリングかどうか質問する。そ の答えが「イエス］である場合には、モデムがダイヤルパルスを送信する。各数 字がダイヤルされた後、ルーチンは、７６５ミリ秒の遅延を行ない、次いで、全 番号がダイヤルされたかどうかチェｙりする。もしまだならば、ルーチンは元に 戻って、最終的に全ての数字がダイヤルされるまで別の数字を得るようにする。

パルスタイヤリングがの質問に対する答えが「ノー」であれば、ｚ８のルーチン は、ＩＺＩ　Ｔ　Ｍ　Ｆモードに対して７７２０を初期化し、ＤＴＭＦトーンを 送信する。ダイヤルされたＤＴＭＦ数字間には１００ミリ秒の遅延がある。数字 は、ルーチンが終了するまで順次送られる。

次いで、７７２０がライン状態モードに対して初期化される。次いて、ｚ８は、 ７７２０の１つのピンを監視し、１００ミリ秒の状態トーンがこのピンに現われ たかどうかを決定する。

１００ミリ秒の状態１〜−ンが現われた場合には、ｚ８は、それが何のトーンか を決定する。ビジートーン割込み周波数は、比較的高い。・一方、リンギング割 込み周波数は、比較的低い。割込み周波数は、モデムかいかにして両者の相違を 知らせることができるかというものである。状態トーンがビジートーンである場 合には、「ビジー」メソセージか表示され、ルーチンは、これをダイヤルし直す べきかどうかを決定する。ダイヤルし直すよう指示された場合には、再びダイヤ ルトーンを待機する。

モデムは、ビジーもしくはデッドラインに１５回までダイヤルし直すように指示 することができる。ラインがビジーでない場合には、ルーチンは、リンギングが 多過ぎるかを質問する。モデムがリンギングトーンを監視し、この多過ぎるリン キングハックをまだ受け取らない場合には、ルーチンは、リンギングを発し続け る。モデムは、いかなる数のリンギングにセットすることもできる。この数のリ ンギングにおいて応答がない場合には、ルーチンは、「応答なし」メツセージを 送り、コマン１、状態に復帰する（第９図ａ）。今や、ルーチンは、状態トーン を　８ 受信するか否かを判断する点にある。ここで、ルーチンは、アホーＩ〜・タイマ をチェックする。このアボート・タイマが時間切れすると、「トーンなし」メツ セージが送られ、ルーチンは、コマンド状態に復帰する（第９図ａ）。モデムが ビジーもしくは多過ぎるリンキング或いはアポート時間切れを検出しない場合に は、ルーチンは、７７２０を低速発信モートにセラ１〜する。

次の判断ブロックは、受信応答トーンか？というブロックである。その答えが「 イエス」であれば、ルーチンは、４５６ミリ秒遅延する。パルス又はトーンダイ ヤルか？という判断プロソゲまで戻ると、その答えが「ノーＪの場合、質問があ るか？という判断ブロックに達する。その答えか「イエス」の場合、ターミナル にモデム構成リス１−が表示される９、一方、その答えが「ノー」の場合には、 ターミナルが初期化か？と質問し、即ち、ユーザがモデム構成を設定しようとし ているかどうか質問する。初期化か？しこ対する答えが「ノー」の場合には、モ デムがローカルアナログループバンクモードにあるかどうか質問する。その答え が「イエス」の場合には、次いて、モートか高速かつという質問がなされる。も し低速であれば、７７２０が低速アナログループバックにセットされる。次いて 、７７２０とターミナルとの間でデータを前後に転送するサブルーチンか呼び出 される。ｚ８がそのモードを終了するために１秒のアイドル状態をもつコントロ ールＴを得た時には、ルーチンがｒ切断Ｊを経てコマンド状態に復帰する。

高速か？の答えが「イエス」の場合には、モデムは、同様の経路をたどってルー チンを進む。７７２０は、高速ローカル９ アナログループハックにセットされる。この場合は、データを転送するサブルー チンをとるのではなく、ルーチンは高速割込みへ進まねばならない。というのは 、例えば、欠落したストップビットや、ブレークシーケンス等を再挿入する論理 か含まれるからである。この場合も、１秒のアイドル状態をもつコン１−ロール Ｔによってモデムがそのモー１〜から退出し、「切断」を経てコマンド状態に戻 る。ローカルアナログループバックか？に対する答えか「ノー」の場合には、ル ーチンは、自動応答かどうか質問する。

自動応答か？に対する答えが［ノーＪの場合には、ルーチンは、手動応答か？の 判断フロックに進む。その答えか「イエス」の場合には、ルーチンは、自動応答 モードをとる。有効なリンギング割込を受信するか又は手動応答コマン１−を受 信すると、７７２０は低速応答モートにされ、キャリアの課金を防止するために ２秒の遅延が与えられる。次いて、ルーチンは、応答トーンを送り出す。モデｌ いは、他端からのキャリアの検出を待機する。アボート時間切れの前にキャリア か検出されない場合には、ルーチンが「トーンなし」メツセージを送り、コマン ド状態に復帰する。キャリアが検出された場合には、ルーチンは、低速マークを 受信しているかどうかを確認する。低速マークを受信していない場合には、７７ ２０が高速応答モードをとるようにされる。これにより、高速割込みが可能とさ れ、高速スクランブルマークが送られ、この高速スフランツルマークを受信する だけの時間（ミリ砂入）待機する。高速スフランツルマークを受信すると、プロ トコルシーケンスが完了する。高速６０ ジを送り、コマンド状態に復帰する。高速スクランブルマークが受信されたと仮 定すれば、ルーチンは、７６５ミリ秒間遅延する。

手動応答か？の判断ブロックへ戻ると、その答えが「ノー」の場合には、次の判 断ブロックが手動発信か？になる。この手動発信か？の答えが「ノー」の場合に は、エラーが生じているはずである。従って、「エラー」メツセージが表示され 、ルーチンは、コマンド状態に復帰する。手動発信か？に対する答えが「イエス 」である場合には、７７２０が低速発信モードにセットされ、応答モデムから応 答トーンを受けるまで待機する。

応答トーンを受け取らない場合には、「トーンなし」メツセージが表示され、ル ーチンはコマンド状態に復帰する。応答トーンが受信されれば、ルーチンは、４ ５６ミリ秒間遅延する。次いで、高速か？という判断ブロックに達する。ルーチ ンは、高速に対してフラグがセットされたかどうか決定する。低速に対してセッ トされた場合には、ルーチンは、低速マークを送り、発信モデムがそのプロトコ ルを完了し、７６５ミリ秒間遅延する。

高速に対してフラグがセットされた場合には、７７２０が高速発信モードに対し て再び初期化され、高速割込みが可能とされ、高速スクランブルマークが送られ る。次いで、ルーチンは、応答モデムからスクランブルマークを受信するまで待 機する。高速スクランブルマークが受信されない場合には、「切断」メツセージ が送られ、ルーチンは、コマンド状態に復帰する。

高速スクランブルマークが受信された場合には、プロトコルが通され、ルーチン は、７６５ミリ秒遅延するようにされ、プロトコル段階の「終了」に達する。次 いで、ルーチンは、モデムが高速か？に対して構成されたかどうか質問する。も し低速であれば、ルーチンは、７７２０とターミナルとの間でデータを前後に転 送する。次いで、ルーチンは、受信スペース切断か？をチェックする。２１２プ ロトコルは、モデムが１．６秒のスペースの後に切断することを必要とする。

高速か？に対する答えが「イエス」の場合には、データが前後に送られる。更に 、ルーチンは、デジタルループ（ＤＬ）、遠隔デジタルループ（ＲＤＬ）、又は 、遠隔デジタルループの応答（ＲＲＤＬ）に対してチェックを行なわねばならな い。ルーチンがデジタルループ、又は、遠隔デジタルループの応答に入る時には 、モデムが受信データを他の帯域の送信データとして送り返す。Ｒ，Ｄ　Ｌの場 合は、ローカルモデムは、遠隔モデムの鏡像送信データをユーザに戻すことを要 求する。

次いで、受信スペース切断か？という判断ブロックに達する。前記したように、 モデムが１．６秒のスペースを受信する時には、「切断」メツセージを出力し、 切断を行なう。モデムがキャリアを失った場合には、「切断」メツセージを出力 し、切断を行なう。キャリアが失われない場合には、データターミナルレディ信 号が失われたかどうか質問される。その答えが「ノー」であれば、ルーチンは、 高速か？の判断ブロックに復帰する。その答えが「イエス」であれば、ルーチン は、送信スペース切断が可能にされたかどうか質問する。ＤＴＲが失われ６ま た場合には、ルーチンは、フラグをチェックし、ローカルモデムがスペース切断 を送信すべきかどうか決定する。ローカルモデムが遠隔モデムからスペース切断 を受信する場合には、スペース切断を送信するポイントがない。というのは、遠 隔モデムが既にこれを送信しており、おそらく既に切断されてしまっているから である。キャリアが失われた場合に、キャリアがなければ、ローカルモデムは遠 隔モデムと通信せず、従って、この場合も、スペース切断を送信する必要はない 。然し乍ら、ＤＴＲが失われた場合には、ローカルモデムが通話を切断しようと するモデムであり、従って、ルーチンがフラグをチェックし、ローカルモデムが スペース切断を送信するようにされたかどうか決定する。送信スペース切断が可 能にされた場合には、スペース切断が送信される。次いで、「切断」メツセージ が表示され、ルーチンは、コマンド状態に復帰する。

さて、第１０図ａないしｆを参照し、Ｚ８のルーチンを作動する割込みについて 簡単に説明する。高速モードにおいては、同期状態であろうと非同期状態であろ うと、本質的に全てのものが割込み内で処理される。というのは、全ての高速作 動がタイミング取りを必要とするからである。低速モードにおいては、低速デー タがＦＳＸであって実時間で容易に処理されるので、ルーチンは、タイミング取 りを必要としない。低速の場合は、削除のためのストップビット、デコードされ てビット対に再アッセンブルされるジビット、タイミング信号、等がない。ＦＳ Ｋの場合、一方の周波数が送信又は受信されれば、データは１であり、他方の周 波数が送信又は受信されれば、データはＯで３ ある。高速においては、モデムが電話線からタイミングを取り出し、同期モード 作動の場合はインターフェイスを介してターミナルへこのタイミングを送る。非 同期作動モードでは、モデムが、キャラクタ内のビットをカウントし、欠落した ストップビット等を再挿入すべきかどうか決定しなければならない。従って、第 ９図ｄについて述べる主ルーチンに特に設けられたものを除き、高速作動は割込 みで処理される。

第１０図ａには、割込み２が示されている。割込み２は、ターミナルからの送信 データによって制御される。割込み２は、スタートビットを待機するモードであ る時に作動可能にされる。

割込み２は、第１０図Ｃについて述べる割込み４と相互に排他的である。割込み ２がオンであれば、割込み４がオフとされ、割込み４がオンであれば、割込み２ がオフとされる。割込み２が作動可能にされた場合には、モデムがキャラクタの スタート送信を検出したことを意味する。割込み２のルーチンは、最初に、モデ ムがデジタルループにあるか遠隔デジタルループに応答しているかを決定する。

もしそうであれば、割込み２のルーチンは、優先順位の高いルーチンＤＬ又はＲ ＲＤＬが完了するまで復帰する。ＤＬ又はＲＲＤＬにおいては、ローカルモデム がデータを遠隔モデムに送り返しそしてローカルモデムが遠隔モデムからのキャ リアの損失以外のものには応答しないようにされることを想起されたい。モデム がＤＬ又はＲＲＤＬにない場合には、割込み２のルーチンが割込み２を作動不能 にする。

というのは、いかなるキャラクタにおいても検出する必要のある１−０遷移が、 最初の遷移、即ち、スタート遷移だけだから６４ である。割込み２が確認することによってそれ自体を作動不能にしたくないよう な他の多数の１−〇遷移がキャラクタ内にある。

次いで、ルーチンがタイミングを送信するために使用するタイマＯは、現在時間 から半ビットの時間に割込みを行ないそしてその後は各ビットごとに割込みを行 なうようにセントされる。従って、割込み４は、半ビツト時間に割込みを行ない 、その後は、そのキャラクタの終りまで丁度１ビット時間ごとに割込みを行なう ようにセットされる。というのは、割込み４は、ビットを送信バッファに転送す る割込みだからである。次いで、割込み２のルーチンが、送信ビットカウントを キャラクタ当たりのビット数にセットし、これにより、割込み４はデータフォー マットを有することになる。

第１０図すに示された割込みＯは、クリスタル発振器からの１２００　Ｈｚの信 号で駆動されるｚ８の端子Ｐ３−２、即ち、ピン１２に接続される。割込みＯに おいて最初に行なう動作は、１２００　Ｈｚの周波数で作動している幾つかのタ イマを更新することである。これらのタイマは、７６５ミリ秒遅延タイマ、２秒 待機のタイマ、等のような遅延タイマである。次いで、割込み○ルーチンでは、 データが低速又は同期であるかどうか質問される。その答えが［イエス」の場合 には、ルーチンが割込み０から復帰する。一方、その答えが「ノー」であれば、 データが高速非同期のはずである。割込み０のルーチンは、次いで、自己テスト であるかどうか質問される。これは、モデムが自己テストパターンを発生する場 所である。モデム自体のテストパターンは、ＡＳＣＩＩゼロでスタートし、その 後、ＡＣ８ＩＩＷとなり、従って、４０キヤラクタをもっことになる。次いで、 再び、スタートを行なう。モデムが自己テストでない場合、もしくは、モデムが 自己テストパターンを更新した時には、割込み０によって送信データがスクラン ブルされ、こ九が７７２０に送られる。更に、割込みＯルーチンでは、必要に応 じて別のストップビットが挿入される。次いで、制御は、第９図ｄの主ルーチン へ復帰する。

非同期送信器は１割込みＯ及び割込み４を使用する。割込み４は、送信バッファ にビットを挿入する。割込み０は、送信バッファからビットを取り出し、これら をスクランブルして、７７２０へ送信する６ターミナルがアイドル状態にある場 合には、モデムがマーク発生状態にあり、割込み４を作動させるスタートビット は生じない。然し乍ら９割込み０は、通常の動作において常時送信バッファから ビットを回転させる。”送信バッファを経て回転されたビットが成る点に達する と、ルーチンは、送信データのキャラクタのその後到達しないことを確認する。

これにより、ルーチンは、送信バッファに別のストップビット（マーク）を挿入 し始めるモードをとるようにされる。これは、データターミナルのアイドルモー ドにおいて、キャラクタが送られていない時に生じる。

第１０図Ｃを参照し、割込み４について説明する。同期モードにおいては、割込 み４が２４００　Ｈｚの送信位相固定ループタイマとなる。非同期モードにおい ては、割込み４がリセット可能な１２００　）（ｚクロックとなる。割込み４は 、送信デー６ タビツトを送信バッファに転送する。割込み４のルーチンは、先ず最初に、９６ ００Ｆ（ｚタイマを更新する。これらのタイマは、ターミナルへのメツセージを 制御すると共に、ターミナルからのキャラクタの入力を制御する。どんなボーレ ートであっても、割込み４のルーチンは、ビット間にどれ程のカウントが生じた かを知り、ターミナルにキャラクタを送ったりターミナルからキャラクタを取り 出したりすることができる。これらの機能は、１２００Ｈｚのステップではなく て９６００　Ｈｚのステップで実行される。割込み４のルーチンは、主ルーチン がコマンド状態であるかどうが質問する。もしコマンド状態でなければ、オン・ ライン状態の１つである。もしコマンド状態であれば、ルーチンは割込み４がら 復帰する。というのは、割込み４のルーチンは、９６００　Ｉ−Ｉ　ｚタイマを 更新するたけでよいがらである。

主ルーチンがオン・ライン状態にある場合には、割込み４のルーチンにおいて、 オン・ライン状態が同期であるが非同期であるかを決定しなければならない。も し非同期であれば、割込み４のルーチンは入力ビットを得てこれを送信バッファ にロードしなければならない。次いで、割込み４のルーチンは、ルーチンが１ビ ット以上短いブレーク状態にあることを指示するフラグがセラ１〜されたかどう かを決定する。２１２モデムに対応させるため、ブレークが存在しそしてキャラ クタ当たりのピッｌ−数が１０ビツトである場合には、そのブレーク状態が少な くとも２３ビツト又は２４ピッ１−でなければならない。ブレークが存在しそし てキャラクタが１キヤラクタ当たり９ヒツトを７ 含んでいる場合には、ブレーク状態が少なくとも２１ビツト又は２２ビツトでな ければならない。ブレークがこれより短いと、ブレークが短か過ぎることになり 、遠隔モデムは、２つの「全　′てゼロ」のキャラクタ、即ち、これらの間のス トップビットが削除された全てスペースのキャラクタとして、ブレークに割込み できることが考えられる。これを防止するために、送信器は、強制的にブレーク を、中間のストップビットが削除された２つの全てスペースのキャラクタよりも 長いビットにする。

割込み４のルーチンが短いブレークを延長した後、カウンタをチェックして、そ のキャラクタが完了したかどうかを調べる。そのキャラクタがまだ完了していな い場合には、割込み４のルーチンが復帰する。そのキャラクタが完了した場合に は、割込み４のルーチンが、送信バッファ内の成るビットを指しているポインタ をチェックする。ポインタには、公称位置がある。

これか一方又は他方に大きくずれている場合には、割込み４のルーチンが、速過 ぎるか又は遅過ぎるデータ速度としてポインタの位置を解読する。ポインタが速 過ぎる方向にある場合、換言すれば、ピント速度が１２００ｂｐｓよりも若干高 い場合には、ルーチンがストップビットを削除しなければならないことか時々あ る。このため、割込み４は、それ自体を作動不能にし、割込み２を作動可能にす る。

前記したように、割込み４は、同期モードでは、２４００Ｈｚの送信位相固定ル ープタイマである。そして、非同期モートては、リセット可能な１２００　Ｈｚ クロックである。同期モードにおいては、割込み４は、同期スレーブタイミング の場合６８ を除き、高速度で作動可能にされる。同期スレーブタイミングの場合には、受信 同期割込み、即ち、以下で述べる割込み５においてタイミングが得られる。同期 モードの場合は、どこかに送信クロックがあり、この送信クロックは、モデムの 内部にあってＬ　２００　Ｈｚの割込みによって作られるが、或いは、外部のタ ーミナルもしくはコンピュータがら入力送信データと共に送られる。いずれにせ よ、送信タイミングのためのソースがあり、これによって割込み４が作動される 。

タイミングが内部でとられる場合は、モデムがタイミング自体を供給し、モデム にビットを送る時にターミナルにこれを知らせる。Ｒ８２３２インターフエイス の場合には、１つのピンがタイミングを送信する。送信タイミングは、２４００ 　Ｈｚの割込みであり、従って、モデムが１２００　Ｈｚの方形波を送信すべき 場合には、モデムが成る割込みについては一方の方向にトグルしそして次の割込 みについては他方の方向にトグルし、１２００　Ｈｚの方形波が形成される。次 いで、割込み４のルーチンは、モデムが遠隔デジタルループバック（ＲＤＬ）プ ロトコルにあるかどうかを決定する。モデムがＲＤＬプロトコルにある場合には 、割込み４のルーチンが遠隔モデムにＲＤＬを開始するように指示する。これは 、ローカルモデムにより、遠隔モデムに一９０°位相ずれを送ることによって行 なわれる。

遠隔モデムが所定の時間周期に対して一９０°の位相ずれを検出すると、これに 応答して、スクランブルされたドツトパターン１０１０１０１０をローカルモデ ムに送り返す。ローカルモデムは、このスクランブルされたドツトパターンを検 出すると、スクランブルマークを遠隔モデムに送る。遠隔モデムは、このスクラ ンブルマークを検出し、これらの返送を開始する。

ローカルモデムは、それ自体のスクランブルマークを検出すると、遠隔モデムが データを返送していることを知る。ローカルモデムがＲＤＬプロトコルにないか 、又は、−９０’の位相ずれが送られた場合には、割込み４のルーチンが、送信 データをスクランブルして７７２０に送るという段階に進む。次いで、モデムが 外部送信タイミングにない場合には、制御が割込み４から主ルーチンへ復帰する 。モデムが外部送信タイミングにある場合には、割込み４が作動不能にされ、制 御が割込み４から主ルーチンに復帰する。

同期外部タイミングにおいては、割込み４が割込み３において作動可能にされる 。割込み３（第１０図ｄ）は、Ｒ８２３２インターフエイスに接続されたｚ８の ピンに接続される。割込み４が同期モードにある場合には、外部からのタイミン グ又はモデム自体の内部のタイミングによってこの割込みが作動される。モデム が外部からのタイミングを受信する場合には、ターミナルもしくはコンピュータ がデータと共にタイミングをモデムに送る。モデムは、これが送信データビット の中心を得ることができるように、１からＯに向かう受信タイミングよりも半ビ ットだけ時間的に遅らせてタイミングを位相ずれしなければならない。換言すれ ば、送信タイミングの縁はデータビットの中心で生じる。それ故、割込み３は、 半ビツト後に割り込むようにＴｏをセットし、次いで、割込み４を作動可能にす る。

ここで、同期モードにおいては、割込み４が送信位相固定ルー０ プタイマであることを想起されたい。割込み１は、同期モードにおいて位相固定 ループを制御する。割込み１は、高速で作動可能にされる。割込み１のルーチン は、第１０図ｅについて説明する。

割込み１は、７７２０から受信したマルチプレクスされたタイミング及びデータ によって作動可能にされる。割込み１のルーチンは、先ず、７７２ｏから受信デ ータを得、これをデスクランブルする。次いで、割込み１は、遠隔デジタルルー プバックが作動可能にされたかどうか決定する。ＲＤＬが作動可能にされた場合 には、割込み１のルーチンがスクランブルされたドツトパターンを探索する。換 言すれば、割込み１のルーチンがこの点に達すると、これはＲＤＬプロトコルの 中間にある。

ローカルモデムは、遠隔モデムをＲＲＤＬに配置しようとする。

ローカルモデムがスクランブルされたドツトパターンを検出すると、フラグがセ ットされる。次いで、割込みルーチンは、ローカルモデムが遠隔デジタルループ に応答するかどうかを決定する。ＲＲＤＬが作動可能にされた場合には、ローカ ルモデムが遠隔モデムからの一９０°の位相ずれを待機する。次いで、割込み１ は、モデムが同期モードであるか非同期モードであるかを質問する。もし非同期 モードであれば、制御は、割込み１から主ルーチンへ復帰する。モデムが同期モ ードであれば、受信位相固定ループであるタイマ１（Ｔｌ）、割込み５、が更新 される。ここで、受信ＰＬＬは、必要に応じて速度を上げるか１ 期モードであるか非同期モードであるが゛に拘りなく高速において常に作動可能 とされる。モデムが非同期モードにある場合には、割込み５は、１２００　Ｈｚ の受信ボークロックとなる。モデムが同期モードにある場合には、割込み５は、 ２４００　Ｈｚの受信位相固定ループタイマとなり、これは、速度を上げること もできるし下げることもできる。さて、第１０図ｆを参照し、非同期モードにつ いて説明する。先ず、割込み５は、モデムが自己テストパターンを送信している かどうかを決定する。もしそうならば、自己テストパターンによって行なわれる ものの１つにより、ユーザは、ローカルシステム、電話線及び遠隔システムを介 してエラーが生じたかどうかをチェックすることができる。自己テストパターン は、ＡＳＣＩＩ　Ｏから始まる逐次のパターンであり、ＡＳＣＩＩテーブルを通 してＡＣ８Ｉ　ＩＷまで順次に続くものである。次のキャラクタは、手前のキャ ラクタよりも常に１つのＡＣ８ＩＩキャラクタだけ高くなければならないが、当 然、自己テストパターンがＡＳＣＩＩ　ＷがらＡＳＣＩＩ　Ｏに戻る時はこの限 りでない。自己テストによってこのパターンがテストされる。自己テストパター ンにエラーが生じた場合には、ルーチンによってパターンが再びスタートされ、 従って、ユーザは、エラーが生じた表示を探索することによって直ちにこれが分 かる。

次いで、割込み５ルーチンは、遠隔送信器が削除した欠落ストップビットを再挿 入しなければならないかどうかを決定する。ローカルモデムは、欠落ストップビ ットを再挿入する。更に、割込み５ルーチンは、受信バッファからの受信データ をＲ７２ Ｓ２３２へ出力する。

モデムが同期モードにある場合には、割込み５が受信タイミングをトグルする。

これは、２で分割する動作である。次いで、割込み５のルーチンは、モデムがス レーブタイミングを選んだかどうか質問する。ステーブタイミングでない場合に は、割込み５は、受信バッファからの受信データを出力するブロックヘジャンプ する。その後、制御は主ルーチンへ復帰する。スレーブタイミングがある場合に は、割込み５が送信タイミングをトグルする。モデムがＲＲＤＬプロトコルにあ る場合には、割込み５によって、スクランブルされたドツトパターンが送信され る。モデムがデジタルループにある場合には、割込み５によって、受信データが 再送信される。次いで、割込み５は、送信データをスクランブルしてこれをジビ ソトとして７７２０へ送るサブルーチンを呼び出す。更に、割込み５は、受信デ ータを処理できる点に達し、受信バッファからの受信データをＲ８２３２へ出力 し、制御を主ルーチンへ復帰させる。

結論 幾つかの実施例について本発明を図示して説明したが、これらは、本発明を単に 解説するものに過ぎず、本発明の範囲をこれに限定するものではないことが理解 されよう。当業者であれば、本発明に対して種々の変更や追加をなすことができ るであろうと予想されるが、このような変更や追加は、本発明の請求の範囲内に 包含されるものとする。

ＺＧＧ ＦＩＧ、ｌ；！ｄ 特表昭ＧＯ−５０２１８１（２６） ＦＪ’Ｇ、夕ｄ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、差の位相シフトキーインクによって比較的高いビット速度でデータを送信及 び受信すると共に、周波数シフトキーイングによって比較的低いビット速度でデ ータを送信及び受信するモデムにおいて、正弦波形に対応するサンプルを記憶す ると共に、モデムが作動するモードによって決定された間隔でサンプルを選択し て、送信のためのデータによって変調される信号を合成するような信号プロセッ サを備えたことを特徴とするモデム。 ２、正弦波形に対応する上記サンプ゛ルは、ミューの法則で圧縮された正弦波形 に対応するサンプルである請求の範囲第１項に記載のモデム。 ３、デジタル／アナログコンバータと、このデジタル／アナログコンバータを上 記信号プロセッサに接続する手段とを更に備えた請求の範囲第１項に記載のモデ ム。 ４、上記デジタル／アナログコンバータは、パルスコード変調／アナログコンバ ータである請求の範囲第３項に記載のモデム。 ５、上記パルスコード変調／アナログコンバータは、コーグ・デコーダである請 求の範囲第４項に記載のモデム。 ６、第２のコーグ・デコーダと、２つのコーグ・デコーダへの入力信号を時分割 マルチプレクシングする制御信号の源とを更に備えた請求の範囲第５項に記載の モデム。 ７、上記信号プロセッサは、更に、モデムが作動するモードによって決定された 周波数で受信信号を自動相関して受信信４ 号からデータを復帰する手段を備えた請求の範囲第１項に記載のモデム。 ８、送信のためのデータで変調された信号及び受信した信号は、周波数分割マル チプレクスされ、モデムが作動するモードによって決定された間隔でサンプルを 選択して信号を合成す　。 る上記手段と、受信信号を相関してここからデータを復帰する上記手段は、これ らを実質的に同時に行なう手段より成る請求の範囲第７項に記載のモデム。 ９、上記信号プロセッサは、更に、ダイヤルされた数字に対応するトーン対を発 生するような間隔でサンプルを選択する手段を備えた請求の範囲第１項に記載の モデム。 １０、ダイヤルされた数字に対応するトーン対を発生するような間隔で選択を行 なう上記手段は、成る時間ベースを実質的に等しい第１及び第２の交互の間隔に 分割すると共に、この交互の第１間隔中にトーン対の一方のトーンのサンプルを 形成するような間隔で選択を行ない且つ交互の第２の間隔中にトーン対の他方の トーンのサンプルを形成するような間隔で選択を行なう手段より成る請求の範囲 第９項に記載のモデム。 １１、上記トーン対は、ＤＴＭＦ対である請求の範囲第１０項に記載のモデム。 １２、正弦波形に対応するサンプルは、ミューの法則で圧縮された正弦波形に対 応するサンプルである請求の範囲第１１項に記載のモデム。 １３、送信のためのデータで変調される信号は、一般的に第１の振幅で与えられ 、トーン対のトーンは、一般的に第２の７５ 振幅で与えられ、上記信号プロセッサは、記憶されたサンプルに対し第１及び第 ２の振幅の一方についでの一連の累乗近似を記憶すると共に、この一連の累乗近 似及び記憶されたサンプルの値から第１及び第２の振幅の一方を計算して、モデ ムが作動するモードに基づいて同じ組のサンプル・から第１及び第２の振幅の信 号を選択的に発生する手段を備えている請求の範囲第１２項に記載のモデム。 １４、上記信号プロセッサは、１つ以上の構成入力端子を備えていると共に、信 号プロセッサを構成する手段を備え、この構成手段は、１つ以上の構成゛出力端 子と、各構成出力端子を各構成入力端子に接続する手段とを備えている請求の範 囲第１項に記載のモデム。 １５、上記構成手段は、少外くとも１つの入力を備え、上記構成手段は、この入 力に応答して信号プロセッサを構成する請求の範囲第１４項に記載のモデム。 １６、上記構成手段は、マイクロコンピュータより成る請求の範囲第１５項に記 載のモデム。 １７、上記信号プロセッサは、１つ以上の構成入力端子を備えていると共に、信 号プロセッサを構成する手段を備え、この構成手段は、１つ以上の構成出力端子 と、各構成出力端子を各構成入力端子に接続する手段とを備えている請求の範囲 第７項に記載のモデム。 １８、上記構成手段は、少なくとも１つの入力を備え、上記構成手段は、この入 力に応答して信号プロセッサを構成する請求の範囲第１７項に記載のモデム。 ７６　特表昭ＧＯ−５０２１８１（２）１９、上記構成手段は、マイクロコンピ ュータより成る請求の範囲第１８項に記載のモデム。 ２０、送信のための信号をフィルタする手段を更に備えた請求の範囲第１項に記 載のモデム。 ２１、受信信号をフィルタする手段を更μこ備えた請求の範囲第７項に記載のモ デム。 、２２．差の位相シフトキーイングによって比較的高いビット速度でデータを送 信及び受信すると共に、周波数シフトキーイングによって比較的低いピッ１へ速 度でデータを送信及び受信するモデムにおいて、ミューの法則で圧縮された正弦 波形に対応するサンプルを記憶しそしてモデムが作動するモードによって決定さ れた間隔でサンプ”ルを選択して、送信のためのデータによって変調される信号 を合成するような手段を備えたことを特徴とするモデム。 ２３、サンプルを選択して、送信のためのデータで変調される信号を合成する上 記の手段は、ダイヤルされた数字に対応するトーン対を形成するような間隔てサ ンプルを選択する手段を含む請求の範囲第２２項に記載のモデム。 ２４、ダイヤルされた数字に対応するトーン対を発生するような間隔で選択を行 なう上記手段は、成る時間ベースを実質的に等しい第１及び第２の交互の間隔に 分割すると共に、この交互の第１間隔中にトーン対の一方のトーンのサンプルを 形成するような間隔で選択を行ない且つ交互の第２の間隔中にトーン対の他方の トーンのサンプルを形成するような間隔で選択を行なう手段より成る請求の範囲 第２３項に記載のモデム。 　７ ２５、上記トーン対は、ＤＴＭＦ対である請求の範囲第２４項に記載のモデム。 ２６、送信のためのデータで変調される信号は、一般的に第１の振幅で与えられ 、トーン対のトーンは、一般的に第２の振幅で与えられ、上記信号プロセッサは 、記憶されたサンプルに対し第１及び第２の振幅の一方についての一連の累乗近 似を記憶すると共に、この一連の累乗近似及び記憶されたサンプルの値から第１ 及び第２の振幅の一方を計算して、モデムが作動するモードに基づいて同じ組の サンプルから第１及び第２の振幅の信号を選択的に発生するような手゛段を備え ている請求の範囲第２５項に記載のモデム。 ２７、差の位相シフトキーイングによって比較的高いビット速度でデータを送信 及び受信すると共に、周波数シフトキーイングによって比較的低いビット速度で データを送信及び受信するモデムにおいて、正弦波形に対応するサンプルを記憶 すると共に、モデムが作動するモードによって決定された間隔でサンプルを選択 して、送信のためのデータによって変調される信号を合成するような信号プロセ ッサと、パルスコード変調／アナログコンバータと、このパルスコード変調／ア ナログコンバータを上記のサンプル選択手段に接続する手段とを備えたことを特 徴とするモデム。 ２８、上記パルスコード変調／アナログコンバータは、コーグ・デコーダである 請求の範囲第２７項に記載のモデム。 ２９、第２のコーグ・デコーダと、２つのコータ・デコーダへの入力信号を時分 割マルチプレクシンクする制御信号の源　８ とを更に備えた請求の範囲第２８項に記載のモデム。 ３０、差の位相シフトキーイングによって比較的高いビット速度でデータを送信 及び受信すると共に、周波数シフトキーイングによって比較的低いビット速度で データを送信及び受信するモデムにおいて、正弦波形に対応するサンプルを記憶 し、モデムが作動するモードにより決定された間隔でサンプルを選択して、送信 のためのデータによって変調される信号を合成し、モデムが作動するモートによ って決定された周波数で受信信号を自動相関して受信信号からデータを復帰する ような手段を備えたことを特徴とするモデム。 ３１、サンプルを選択して、送信のためのデータで変調される信号を合成する上 記の手段は、ダイヤルされた数字に対応するトーン対を形成するような間隔でサ ンプルを選択する手段を含む請求の範囲第３０項に記載のモデム。 ３２、ダイヤルされた数字に対応するトーン対を発生するような間隔で選択を行 なう上記手段は、成る時間ベースを実質的に等しい第１及び第２の交互の間隔に 分割すると共に、この交互の第１間隔中にトーン対の一方のトーンのサンプルを 形成するような間隔で選択を行ない且つ交互の第２の間隔中にトーン対の他方の トーンのサンプルを形成するような間隔で選択を行なう手段より成る請求の範囲 第３１項に記載のモデム。 ３３、上記トーン対は、ＤＴＭＦ対である請求の範囲第３２項に記載のモデム。 ３４、正弦波形に対応するサンプルは、ミューの法則で圧縮された正弦波形に対 応するサンプルである請求の範囲第３３７９ 項に記載のモデム。 ３５、送信のためのデータで変調される信号は、−Ｉｌｌ的に第１の振幅で与え られ、トーン対のトーンは、一般的に第２の振幅で与えられ、」１記信号プロセ ッサは、記憶されたサンプルに対し第１及び第２の振幅の一方についての一連の 累乗近似を記憶すると共に、この一連の累乗近似及び記憶されたサンプルの値か ら第１及び第２の振幅の一方を計算して、モデムが作動するモードに基づいて同 じ組のサンプルから第１及び第２の振幅の信号を選択的に発生するような手段を 備えている請求の範囲第３４項に記載のモデム。 ３６、サンプルを記憶し、モデムが作動するモードによって決定された間隔でサ ンプルを選択しそして受信信号を自動相関する上記の手段は、１つ以上の構成入 力端子を備えていると共に、サンプルを記憶し、サンプルを選択しそして受信信 号を自動相関する上記手段を構成するような手段も備え、この構成手段は、１つ 以上の構成出力端子と、各構成出力端子を各構成入力端子に接続する手段とを備 えている請求の範囲第３０項に記載のモデム。 ３７、上記構成手段は、少なくとも１つの入力を有し、上記構成手段は、この入 力に応答して、サンプルを記憶しサンプルを選択し受信信号を自動相関する上記 手段を構成する請求の範囲第３６項に記載のモデム。 ３８、上記構成手段は、マイクロコンピュータを含む請求の範囲第３７項に記載 のモデム。 ３９、送信のための信号をフィルタする手段を更に備えた請求の範囲第３０項に 記載のモデム。 ４０、受信信号をフィルタする手段を更に＜Ｈえた請求の範囲第３０項に記載の モデム。 ４１、デジタル／アナログコンバータを備えていると共に、サンプルを記憶しサ ンプルを選択し受信信号を自動相関する上記手段にこのデジタル／アナログコン バータを接続する手段を備えた請求の範囲第３０項に記載のモデム。 ４２、上記デジタル／アナログコンバータは、パルスコード変調／アナログコン バータである請求の範囲第４１項に記載のモデム。 ４３、上記デジタル／アナログコンバータは、コーグ・テコーダである請求の範 囲第４２項に記載のモデム。 ４４、第２のコーグ・エンコーダと、２つのコーグ・エンコーダへの入力信号を 時分割マルチプレクシングする制御信号の源とを更に備えた請求の範囲第４３項 に記載のモデム。 ４５、ダイヤルアクセス式の電話線を経てデータを送信及び受信する２段速度、 全二重のモデムにおいて、ミューの法則で圧縮された正弦波形に対応するサンプ ルを、記憶すると共に、モデムが作動するモードによって決定された間隔でサン プルを選択して、送信のためのデータによって変調される信号を合成するような 手段を備えたことを特徴とするモデム。 ４６、ダイヤルアクセス式の電話線を経てデータを送信及び受信する２段速度、 全二重のモデムにおいて、正弦波形に対応するサンプルを記憶すると共に、モデ ムが作動するモー１くによって決定された間隔でサンプルを選択して、送信のた めのデータによって変調される信号を合成するような手段と、パルスコード変調 ／アナログコンバータと、サンプルを選択する上記手段にこのパルスコード変調 ／アナログコンバータを接続する手段とを備えたことを特徴とするモデム。 ４７、ダイヤルアクセス式の電話線を経てデータを送信及び受信する２段速度、 全二重のモデムにおいて、正弦波形に対応するサンプルを記憶し、モデムが作動 するモードによって決定された間隔でサンプルを選択して、送信のためのデータ によって変調される信号を合成し、更に、モデムが作動するモードによって決定 された周波数で受信信萼を自動相関して受信信号からデータを復帰させるような 手段を備えたことを特徴とするモデム。 ４８、ダイヤルアクセス式の電話線を経てデータを送信及び受信する２段速度、 全二重のモデムにおいて、正弦波形に対応するサンプルを記憶すると共に、モデ ムが作動するモー１〜によって決定された間隔でサンプルを選択して、送信のた めのデータによって変調される信号を合成するような信号プロセッサを備えたこ とを特徴とするモデム。 ４９、第１データターミナル装置と、第１の発信モデムと、一対の導線と、第２ の応答モデムと、第２のデータターミナル装置と、第１のデータターミナル装置 を第１モデムに接続する手段と、第１モデムを導線対に接続する手段と、第２モ デムを導線対に接続する手段と、第２モデムを第２のデータターミナル装置に接 続する手段とを備え、各々のモデムは、周波数シフトキーイングによって第１キ ャリア周波数又はその付近でデー２ 夕を送信すると同時に、周波数シフトキーイングによって第２キャリア周波数又 はその付近でデータを受信するような手段を含み、第１モデムにおいては第１の 周波数の方が第２の周波数よりも低く、第２モデムにおいては第２周波数の方が 第１周波数よりも低く、第１モデムの周波数シフトキーインクのための第１周波 数は、第２モデムの周波数シフトキーイングのための第２周波数であり、第２モ デムの周波数シフトキーインクのための第１周波数は、第１モデムの周波数シフ トキーインクのための第２周波数であり、各々のモデムは、更に、直角位相差の 位相シフトキーイングによって第３のキャリア周波数又はその付近でデータを送 信すると同時に、直角位相差の位相シフトキーイングによって第４のキャリア周 波数又はその付近でデータを受信するような手段を備え、第１モデムにおいては 第３の周波数の方か第４の周波数よりも低く、第２モデムにおいては第４の周波 数の方が第３の周波数よりも低く、第１モデムの直角位相差の位相シフトキーイ ンクのための第３周波数は、第２モデムの直角位相差の位相シフｈキーイングの ための第４周波数であり、第２モデムの直角位相差の位相シフトキーインクのた めの第３周波数は、第１モデムの直角位相差の位相シフトキーインクのための第 ４周波数であり、更に、各モデムは、送信のための出力信号をデジタル形態から アナログ形態に変換すると共に受信のための入力信号をアナログ形態からデジタ ル形態に変換する手段を備えているような２段速度、全二重のモデムシステムに おいて、上記第１及び第２のモデムの一方は、第」のデジタル信号流を発生する ように出力データを処理する信号プ８３ ０セツサと、上記第１のデジタル信号流を第１又は第３周波数或いはその付近の 信号に変換するようにこの信号プロセッサをデジタル／アナログコンバータに接 続する手段とを備え、上記信号プロセッサは、入ってくる第２のデジタル信号流 を処理すると同時にこの第２のデジタル信号流を受信データに変換することがで き、更に、第２又は第４周波数或いはその付近の信号を第２のデジタル信号流に 変換するように上記信号プロセッサをアナログ／デジタルコンバータに接続する 手段と、第１、第又は、第３及び第４周波数或いはその付近の信号かのいずれか を処理するように上記信号プロセッサを構成するマイクロコンピュータとを備え たことを特徴とするモデムシステム。 ５０、上記マイクロコンピュータは、情報か送られた時に所定のスクランブラ／ デスクランブラアルゴリズムに基づいて第１及び第２のデータターミナル装置の 一方によって送られた情報をスクランブルすると共に上記アルゴリズムに基づい て第１及び第２のデータターミナル装置の他方から受けた情報をデスクランブル するようなスクランブラ／デスクランブラを備えている請求の範囲第４９項に記 載のシステム。 ５１、上記周波数シフトキーイングは、コヒレントである請求の範囲第４９項に 記載のシステム。 ５２、上記信号プロセッサは、第２及び第４周波数もしくはその付近の信号を自 動相関して第２のデジタル信号流を復帰する手段を備えた請求の範囲第４９項に 記載のシステム。 ８４　特表昭ＧＯ−５０２１８１（４）５３、上記信号プロセッサは、更に、種 々のサンプリング点において第１及び第３周波数もしくはその付近の信号の値に 対応するサンプル値を記憶すると共に、この記憶されたサンプル値から第１及び 第３周波数もしくはその付近の信号を合成する手段を備えた請求の範囲第４９項 に記載のシステム。 ５４、第１及び第２のモデムの上記一方のデジタル／アナログコンバータは、パ ルスコード変調／アナログコンバータを含む請求の範囲第４９項に記載のシステ ム。 ５５、第１及び第２モデムの上記一方のアナログ／デジタルコンバータは、アナ ログ／パルスコード変調コンバータを含む請求の範囲第５４項に記載のシステム 。 ５６、上記パルスコート変調／アナログコンバータ及びアナログ／パルスコード 変調コンバータは、コーグ・デコーダを含む請求の範囲第５５項に記載のシステ ム。 ５７、上記パルスコード変調／アナログコンバータ及びアナログ／パルスコード 変調コンバータは、第２のコーグ・デコーダと、２つのコーグ・デコーダへの入 力信号を時分割マルチプレクシングする制御信号の源とを備えた請求の範囲第５ ６項に記載のシステム。 ５８、第１データターミナル装置と、第１の発信モデムと、ダイヤルアクセス式 の電話線と、第２の応答モデムと、第２のデータターミナル装置と、第１のデー タターミナル装置を第１モデムに接続する手段と、第１モデムをダイヤルアクセ ス式の電話線に接続する手段と、第２モデムをダイヤルアクセス式の電話線に接 続する手段と、第２モデムを第２のデータターミナ　５ ル装置に接続する手段とを備え、各々のモデムは、周波数シフトキーイングによ って第１キャリア周波数又はその′付近でデータを送信すると同時に、周波数シ フトキーイングによって第２キャリア周波数又はその付近でデータを受信するよ うな手段を含み、第１モデムにおいては第１の周波数の方が第２の周波数よりも 低く、第２モデムにおいては第２周波数の方が第１周波数よりも低く、第１モデ ムの周波数シフトキーイングのための第１周波数は、第２モデムの周波数シフト キーインクのための第２周波数であり、第２モデムの周波数シフトキーイングの ための第１周波数は、第１モデムの周波数シフトキーイングのための第２周波数 であり、各々のモデムは、更に、直角位相差の位相シフトキーイングによって第 ３のキャリア周波数又はその付近でデータを送信すると同時に、直角位相差の位 相シフトキーイングによって第４のキャリア周波数又はその付近でデータを受信 するような手段を備え、第１モデムにおいては第３の周波数の方が第４の周波数 よりも低く、第２モデムにおいては第４の周波数の方が第３の周波数よりも低く 、第１モデムの直角位相差の位相シフトキーイングのための第３周波数は、第２ モデムの直角位相差の位相シフトキーイングのための第４周波数であり、第２モ デムの直角位相差の位相シフトキーイングのための第３周波数は、第１モデムの 直角位相差の位相シフトキーイングのための第４周波数であり、更に、各モデム は、送信のための出力信号をデジタル形態からアナログ形態に変換すると共に受 信のための入力信号をアナログ形態からデジタル形態に変換する手段を備え、上 記第１及び第２のモデムの一方は、第　６ １のデジタル信号流を発生するように出力データを処理する信号プロセッサと、 上記第１のデジタル信号流を第１又は第３周波数或いはその付近の信号に変換す るようにこの信号プロセッサをデジタル／アナログコンバータに接続する手段と を備え、上記信号プロセッサは、入ってくる第２のデジタル信号流を処理すると 同時にこの第２のデジタル信号流を受信データに変換することができ、更に、第 ２又は第４周波数或いはその付近の信号を第２のデジタル信号流に変換するよう に上記信号プロセッサをアナログ／デジタルコンバータに接続する手段と、第１ 、第２、第３及び第４周波数或いはその付近の信号に関する指示を受けると共に 、第１及び第２周波数或いはその付近の信号か、又は、第３及び第４周波数或い はその付近の信号かのいずれかを処理するように上記信号プロセッサを構成する マイクロコンピュータとを備えたことを特徴とする２段速度、全二重のモデムシ ステム。 ５９、上記マイクロコンピュータは、情報が送られた時に所定のスクランブラ／ デスクランブラアルゴリズムに基づいて第１及び第２のデータター１１ナル装置 の一方によって送られた情報をスクランブルすると共に上記アルゴリズムに基づ いて第１及び第２のデータターミナル装置の他方から受けた情報をデスクランブ ルするようなスクランブラ／デスクランブラを備えている請求の範囲第５８項に 記載のシステム。 ６０、上記周波数シフトキーイングは、コヒレントである請求の範囲第５８項に 記載のシステム。 ６１、上記信号プロセッサは、第２及び第４周波数又はそ８７ の付近の信号を自動相関して第２のデジタル信号φを復帰する手段を備えた請求 の範囲第５８項に記載のシステム。 ６２、上記信号プロセッサは、更に、種々のサンプリング点において第１及び第 ３周波数又はその付近の信号の値に対応するサンプル値を記憶すると共に、この 記憶されたサンプル値から第１及び第３周波数又はその付近の信号を合成するよ うな手段を備えた請求の範囲第５８項に記載のシステム。