JPH02140951A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02140951A JPH02140951A JP29366788A JP29366788A JPH02140951A JP H02140951 A JPH02140951 A JP H02140951A JP 29366788 A JP29366788 A JP 29366788A JP 29366788 A JP29366788 A JP 29366788A JP H02140951 A JPH02140951 A JP H02140951A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置の製造方法、特に高速化・高集積化したトラ
ンジスタなどの製造方法に関し、溝分離と活性化領域以
外の厚い酸化膜を自己整合的に形成して微細化が図れ、
工程を短縮できる半導体装置の製造方法を提供すること
を目的とし、半導体基板上に選択酸化用の窒化膜（１３
）及び溝形成用の膜（１５）を形成する工程と、前記溝
形成用の膜をペリフェラルエツチング技術を用いてエツ
チングした後に核上をマスクとして窒化膜と基板とをエ
ツチングし、該基板に溝を形成する工程と、前記窒化膜
をサイドエツチングする工程と、該サイドエツチング後
に半導体基板表面及び溝内を熱酸化してフィールド酸化
膜及び溝分離を形成する工程とを含むことを特徴とする
半導体装置の製造方法を含み、構成する。
ンジスタなどの製造方法に関し、溝分離と活性化領域以
外の厚い酸化膜を自己整合的に形成して微細化が図れ、
工程を短縮できる半導体装置の製造方法を提供すること
を目的とし、半導体基板上に選択酸化用の窒化膜（１３
）及び溝形成用の膜（１５）を形成する工程と、前記溝
形成用の膜をペリフェラルエツチング技術を用いてエツ
チングした後に核上をマスクとして窒化膜と基板とをエ
ツチングし、該基板に溝を形成する工程と、前記窒化膜
をサイドエツチングする工程と、該サイドエツチング後
に半導体基板表面及び溝内を熱酸化してフィールド酸化
膜及び溝分離を形成する工程とを含むことを特徴とする
半導体装置の製造方法を含み、構成する。
本発明は、半導体装置の製造方法、特に高速化・高集積
化したトランジスタなどの製造方法に関する。
化したトランジスタなどの製造方法に関する。
（従来の技術〕
近年、半導体装置製造の分野において、バイポーラトラ
ンジスタやＭＯＳ）ランジスタの高性能化に対応して、
微細化及びＰＮ接合分離の容量によるスピード低下を避
けるため、溝分離（トレンチアイソレーション）が多用
されている。この溝分離は、反応性イオンエツチング（
ＲＩＥ（Ｒｅａｃｔｉｖｅｒａｎ Ｅｔｃｈｉｎｇ）
）による方向性エツチングでシリコンに幅の狭い溝を掘
り込み、その溝を絶縁物で埋めて分離を行うものである
。また、配線と基板間の容量の低減のためには、活性領
域を除くフィールド領域に厚い酸化膜を形成する必要が
ある。従って、今後の半導体装置の微細化と高速化に対
しては、トレンチアイソレーションとフィールド酸化領
域を自己整合的（セルファライン）に形成する必要があ
る。
ンジスタやＭＯＳ）ランジスタの高性能化に対応して、
微細化及びＰＮ接合分離の容量によるスピード低下を避
けるため、溝分離（トレンチアイソレーション）が多用
されている。この溝分離は、反応性イオンエツチング（
ＲＩＥ（Ｒｅａｃｔｉｖｅｒａｎ Ｅｔｃｈｉｎｇ）
）による方向性エツチングでシリコンに幅の狭い溝を掘
り込み、その溝を絶縁物で埋めて分離を行うものである
。また、配線と基板間の容量の低減のためには、活性領
域を除くフィールド領域に厚い酸化膜を形成する必要が
ある。従って、今後の半導体装置の微細化と高速化に対
しては、トレンチアイソレーションとフィールド酸化領
域を自己整合的（セルファライン）に形成する必要があ
る。
第５図（ａ）〜（Ｃ）は従来例のＵ溝分離とフィールド
酸化膜領域部分の製造工程断面図である。
酸化膜領域部分の製造工程断面図である。
同図（ａ）に示す如く、通常の選択酸化（ＬＯＧＯ５）
法により、シリコン基板ｌ上に堆積した窒化膜２をリソ
グラフィ技術によりパターニングし、次いで熱酸化を行
って厚いフィールド酸化膜３領域を形成する。
法により、シリコン基板ｌ上に堆積した窒化膜２をリソ
グラフィ技術によりパターニングし、次いで熱酸化を行
って厚いフィールド酸化膜３領域を形成する。
次に、同図（ｂ）に示す如く、窒化膜２を除去した後、
リンガラス（ＰＳＧ）膜４とレジスト膜５を形成し、リ
ソグラフィ技術によりＵ溝形成領域上のレジスト膜を除
去した後のレジスト膜５をマスクとして、ＲＩＥにより
リンガラス（ＰＳＧ）膜４をエツチングする。
リンガラス（ＰＳＧ）膜４とレジスト膜５を形成し、リ
ソグラフィ技術によりＵ溝形成領域上のレジスト膜を除
去した後のレジスト膜５をマスクとして、ＲＩＥにより
リンガラス（ＰＳＧ）膜４をエツチングする。
次に、同図（Ｃ）に示す如く、さらにフィールド酸化膜
３、シリコン基板１をエツチングしてＵ溝６を形成する
。
３、シリコン基板１をエツチングしてＵ溝６を形成する
。
この工程の後には、Ｕ溝６内に例えばポリシリコンヲ充
填してＵ溝分離（トレンチアイソレーション）を行う。
填してＵ溝分離（トレンチアイソレーション）を行う。
Ｃ発明が解決しようとする課題〕
従来技術では、Ｕ溝分離とフィールド酸化膜３領域の形
成にそれぞれマスクを用いており、第５図（ｂ）に示す
如く、フィールド酸化膜３の両端に形成されるバーズビ
ークなどの必要間隔（２α）のほかに、Ｕ溝エツチング
マスクの位置合わせ余裕を考慮した位置ずれ分（β）を
加えたレイアウトにする必要があった。すなわち、Ｕ溝
分離とフィールド酸化膜３領域がセルファラインに形成
されないため、（２α＋β）の位置合わせ余裕を必要と
し、微細化に制約を与えていた。また、Ｕ溝６とフィー
ルド酸化膜３の間隔は、デバイスの高集積化によりサブ
ミクロンになると、位置ずれが無視できなくなり、Ｕ溝
６とフィールド酸化膜３の端部が重なる障害が起こり、
欠陥が生じることがあった。
成にそれぞれマスクを用いており、第５図（ｂ）に示す
如く、フィールド酸化膜３の両端に形成されるバーズビ
ークなどの必要間隔（２α）のほかに、Ｕ溝エツチング
マスクの位置合わせ余裕を考慮した位置ずれ分（β）を
加えたレイアウトにする必要があった。すなわち、Ｕ溝
分離とフィールド酸化膜３領域がセルファラインに形成
されないため、（２α＋β）の位置合わせ余裕を必要と
し、微細化に制約を与えていた。また、Ｕ溝６とフィー
ルド酸化膜３の間隔は、デバイスの高集積化によりサブ
ミクロンになると、位置ずれが無視できなくなり、Ｕ溝
６とフィールド酸化膜３の端部が重なる障害が起こり、
欠陥が生じることがあった。
そこで本発明は、溝分離と活性化領域以外の厚い酸化膜
を自己整合的に形成して微細化が図れ、工程を短縮でき
る半導体装置の製造方法を提供することを目的とする。
を自己整合的に形成して微細化が図れ、工程を短縮でき
る半導体装置の製造方法を提供することを目的とする。
上記課題は、半導体基板上に選択酸化用の窒化膜及び溝
形成用の膜を形成する工程と、前記溝形成用の膜をペリ
フェラルエツチング技術を用いてエツチングした後に核
上をマスクとして窒化膜と基板とをエツチングし、該基
板に溝を形成する工程と、前記窒化膜をサイドエツチン
グする工程と、該サイドエツチング後に半導体基板表面
及び溝内を熱酸化してフィールド酸化膜及び溝分離を形
成する工程とを含むことを特徴とする半導体装置の製造
方法によって解決される。
形成用の膜を形成する工程と、前記溝形成用の膜をペリ
フェラルエツチング技術を用いてエツチングした後に核
上をマスクとして窒化膜と基板とをエツチングし、該基
板に溝を形成する工程と、前記窒化膜をサイドエツチン
グする工程と、該サイドエツチング後に半導体基板表面
及び溝内を熱酸化してフィールド酸化膜及び溝分離を形
成する工程とを含むことを特徴とする半導体装置の製造
方法によって解決される。
本発明では、溝形成用の膜をペリフェラルエツチング技
術を用いて周縁部分のみエツチングすることで、サブミ
クロンの溝を１μｍルールのフォトリソグラフィ技術を
用い、かつ、一つのマスクを用いて溝とフィールド酸化
膜領域を自己整合的に形成することができる。従って、
従来のように２つのマスクの使用とマスクの位置合わせ
余裕をおく必要がなくなり、パターンを微細化すること
ができ、従来のポリシリコンを溝内に充填する工程に比
較して工程が短縮される。
術を用いて周縁部分のみエツチングすることで、サブミ
クロンの溝を１μｍルールのフォトリソグラフィ技術を
用い、かつ、一つのマスクを用いて溝とフィールド酸化
膜領域を自己整合的に形成することができる。従って、
従来のように２つのマスクの使用とマスクの位置合わせ
余裕をおく必要がなくなり、パターンを微細化すること
ができ、従来のポリシリコンを溝内に充填する工程に比
較して工程が短縮される。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ハ）は本発明実施例の半導体装置の製
造工程断面図である。
造工程断面図である。
まず、第１図（ａ）に示す如く、シリコン基板１１の表
面を軽く酸化して１００〜３００人程度の薄い程度化膜
（Ｓｉ０ｇ膜）１２を形成し、この上に膜厚が５００〜
１５００人程度の選択酸程度の窒化膜（ＳｉＪｎ膜）１
３を堆積し、またその上に膜厚が０．５〜１μｍ程度の
リンガラス膜（ＰＳＧ膜）１４、さらにその上に膜厚が
０．５〜１μｍ程度のモリブデンシリサイド膜Ｍｏ５ｉ
ｚ膜）１５を堆積゛する。
面を軽く酸化して１００〜３００人程度の薄い程度化膜
（Ｓｉ０ｇ膜）１２を形成し、この上に膜厚が５００〜
１５００人程度の選択酸程度の窒化膜（ＳｉＪｎ膜）１
３を堆積し、またその上に膜厚が０．５〜１μｍ程度の
リンガラス膜（ＰＳＧ膜）１４、さらにその上に膜厚が
０．５〜１μｍ程度のモリブデンシリサイド膜Ｍｏ５ｉ
ｚ膜）１５を堆積゛する。
次に、第１図（ｂ）に示す如＜ 、Ｍｏ５ｔ ｚ膜１５
上にレジスト膜１６を形成し、バターニングによりトレ
ンチ形成領域上のレジスト膜１６を除去する。
上にレジスト膜１６を形成し、バターニングによりトレ
ンチ形成領域上のレジスト膜１６を除去する。
次ニ、第１図（Ｃ）ニ示ｔＪＯ＜ 、ｃｃ ｌ ４１０
ｘ（６０〜７０Ｘ）のガス組成で、ＲＩＢを行うと、レ
ジスト膜１６の周囲のみＭｏ５ｉｚ膜１５がエツチング
される、いわゆるペリフェラルエツチング（Ｐｅｒｉｐ
ｈｅｒａｌ ｅｔｃｈｉｎｇ）効果が発生する。この時
、エツチング時間を制御することで、例えば０．３μｔ
ｍ −０、５μｍ程度の所望の微細な溝幅を得ることが
できる。第２図は本発明実施例第１図（Ｃ）の平面図で
あり、矩形状に形成したトランジスタ領域１７の周囲の
Ｍｏ５ｉｚ膜１５がエツチング（ペリフェラルエツチン
グ）されている。
ｘ（６０〜７０Ｘ）のガス組成で、ＲＩＢを行うと、レ
ジスト膜１６の周囲のみＭｏ５ｉｚ膜１５がエツチング
される、いわゆるペリフェラルエツチング（Ｐｅｒｉｐ
ｈｅｒａｌ ｅｔｃｈｉｎｇ）効果が発生する。この時
、エツチング時間を制御することで、例えば０．３μｔ
ｍ −０、５μｍ程度の所望の微細な溝幅を得ることが
できる。第２図は本発明実施例第１図（Ｃ）の平面図で
あり、矩形状に形成したトランジスタ領域１７の周囲の
Ｍｏ５ｉｚ膜１５がエツチング（ペリフェラルエツチン
グ）されている。
また、第３図は第２図のＡ−Ａ線拡大断面図であり、Ｍ
ｏ５ｉｚ膜１５はレジスト膜１６の周囲から所定の溝幅
（１）だけエツチングされている。また、このエツチン
グの溝幅Ｃ１）とエツチング時間（１）は、第５図に示
す如く、はぼリニアーな比例関係にあり、エツチング時
間（１）を制御することにより、例えば０．２μ割〜１
．０μｍ程度の任意の溝幅を制御性よく形成することが
できる。
ｏ５ｉｚ膜１５はレジスト膜１６の周囲から所定の溝幅
（１）だけエツチングされている。また、このエツチン
グの溝幅Ｃ１）とエツチング時間（１）は、第５図に示
す如く、はぼリニアーな比例関係にあり、エツチング時
間（１）を制御することにより、例えば０．２μ割〜１
．０μｍ程度の任意の溝幅を制御性よく形成することが
できる。
次に、第１図（ｄ）に示す如く、レジスト膜１６を除去
した後、Ｍｏ５ｉｚ膜１５をマスクとして、ＰＳＧ膜１
４、Ｓｉ、Ｎ、膜厚３、ＳｉＯ□膜１２膜条２Ｆ４／（
ｈなどのフッ素（Ｆ）系のガスを用いてＲＩＥでエツチ
ングする。このとき、ＰＳＧ膜１４．５ｉｓＮ４膜１３
、ＳｉＯ□膜１２膜条２エツチングされるが、これらの
膜に対してシリコンのエツチングレートが１０倍程度あ
りかつ一定の膜厚に形成されているため、所定の深さま
でマスクとなる。
した後、Ｍｏ５ｉｚ膜１５をマスクとして、ＰＳＧ膜１
４、Ｓｉ、Ｎ、膜厚３、ＳｉＯ□膜１２膜条２Ｆ４／（
ｈなどのフッ素（Ｆ）系のガスを用いてＲＩＥでエツチ
ングする。このとき、ＰＳＧ膜１４．５ｉｓＮ４膜１３
、ＳｉＯ□膜１２膜条２エツチングされるが、これらの
膜に対してシリコンのエツチングレートが１０倍程度あ
りかつ一定の膜厚に形成されているため、所定の深さま
でマスクとなる。
次に、第１図（ｅ）に示す如く、塩素（Ｃ４り系ガスに
切り換えてシリコン基板１１を、例えば４〜５μｍ程度
の深さまでエツチングして分離用のＵ溝１８を形成する
。
切り換えてシリコン基板１１を、例えば４〜５μｍ程度
の深さまでエツチングして分離用のＵ溝１８を形成する
。
次に１．第１図（ｆ）に示す如く、熱リン酸を用いて、
１６０℃以下の温度でＳ＊Ｊａ膜１３を、ＰＳＧ膜１４
をマスクとしてサイドエツチングする。このサイドエツ
チング量は、トレンチ−フィールド酸化領域を決めるも
のであり、この場合０．５μｍ−ｍ１μｍが適当である
。
１６０℃以下の温度でＳ＊Ｊａ膜１３を、ＰＳＧ膜１４
をマスクとしてサイドエツチングする。このサイドエツ
チング量は、トレンチ−フィールド酸化領域を決めるも
のであり、この場合０．５μｍ−ｍ１μｍが適当である
。
次に、第１図（ｇ）に示す如く、ＰＳＧ膜１４を希釈フ
ッ酸（ＨＦ）を用いてウォッシアウトする。
ッ酸（ＨＦ）を用いてウォッシアウトする。
次に、第１図（ロ）に示す如（、熱酸化を行い酸化層１
９を形成する。酸化量は６０００人程度程度る。このと
き、溝幅を０．３μ曙にすると、Ｕ溝１８内はシリコン
酸化による体積膨張により酸化層１９で埋まり、Ｕ溝１
８が閉塞する、すなわち、上記熱酸化によりＵ溝分離と
厚い膜厚のフィールド酸化領域が形成される。
９を形成する。酸化量は６０００人程度程度る。このと
き、溝幅を０．３μ曙にすると、Ｕ溝１８内はシリコン
酸化による体積膨張により酸化層１９で埋まり、Ｕ溝１
８が閉塞する、すなわち、上記熱酸化によりＵ溝分離と
厚い膜厚のフィールド酸化領域が形成される。
なお、Ｕ溝１８上部の平坦性がさらに必要な場合には、
５ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を形成するか
、またはリンガラス（ＰＳＧ）、ホウ素リンガラス（Ｂ
ＰＳＧ）などの膜を形成して熱処理によるリフロー後、
エッチバックすればよい。
５ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を形成するか
、またはリンガラス（ＰＳＧ）、ホウ素リンガラス（Ｂ
ＰＳＧ）などの膜を形成して熱処理によるリフロー後、
エッチバックすればよい。
上記半導体の製造方法では、ペリフェラルエツチングを
用いて微細なＵ溝１８を形成し、その後選択酸化用の窒
化膜１３をペリフェラルエツチングの端部から所望の量
だけサイドエツチングした後、熱酸化しているため、Ｕ
溝１８による分離と厚い膜厚のフィールド酸化領域が自
己整合的に形成される。従うて、従来のように二つのマ
スクの使用と位置合わせ余裕が必要なくなり、その分だ
け微細化することができ、かつ従来のように溝内にポリ
シリコンを充填していた工程に比較して工程を短縮する
ことができた。
用いて微細なＵ溝１８を形成し、その後選択酸化用の窒
化膜１３をペリフェラルエツチングの端部から所望の量
だけサイドエツチングした後、熱酸化しているため、Ｕ
溝１８による分離と厚い膜厚のフィールド酸化領域が自
己整合的に形成される。従うて、従来のように二つのマ
スクの使用と位置合わせ余裕が必要なくなり、その分だ
け微細化することができ、かつ従来のように溝内にポリ
シリコンを充填していた工程に比較して工程を短縮する
ことができた。
なお、本発明において、Ｕ溝１８の幅はべりフエラルエ
ッチングの量を制御することで任意にでき、またフィー
ルド領域もＵ溝１８の幅やサイドエツチングの量により
決めることができるものであり、本発明の適用範囲は上
記の実施例に限定されるものでない。
ッチングの量を制御することで任意にでき、またフィー
ルド領域もＵ溝１８の幅やサイドエツチングの量により
決めることができるものであり、本発明の適用範囲は上
記の実施例に限定されるものでない。
以上説明した様に本発明によれば、ペリフェラルエツチ
ングを用いて微細な溝を形成し、その後選択酸化用の窒
化膜をペリフェラルエツチングの端部から所望の量だけ
サイドエツチングした後に熱酸化することで、溝分離と
フィールド酸化膜を自己整合的に形成して微細化するこ
とができるだけでなく、工程も短縮することができる効
果がある。
ングを用いて微細な溝を形成し、その後選択酸化用の窒
化膜をペリフェラルエツチングの端部から所望の量だけ
サイドエツチングした後に熱酸化することで、溝分離と
フィールド酸化膜を自己整合的に形成して微細化するこ
とができるだけでなく、工程も短縮することができる効
果がある。
グ幅と時間の関係を示す図、
第５図は従来例の製造工程断面図である。
図中、
１１はシリコン基板、
１２は熱酸化膜、
１３は５ｉＪ４膜、
１４はＩ）ＳＧ膜、
１５はＭｏＳ ｉ ｚ膜、
１６はレジスト膜、
１７はトランジスタ領域、
１８はＵ溝、
１９は酸化層
を示す。
Claims (1)
- 半導体基板（１１）上に選択酸化用の窒化膜（１３）及
び溝形成用の膜（１５）を形成する工程と、前記溝形成
用の膜（１５）をペリフェラルエッチング技術を用いて
エッチングした後に該膜（１５）をマスクとして窒化膜
（１３）と基板（１１）とをエッチングし、該基板（１
１）に溝（１８）を形成する工程と、前記窒化膜（１３
）をサイドエッチングする工程と、該サイドエッチング
後に半導体基板（１１）表面及び溝（１８）内を熱酸化
してフィールド酸化膜及び溝分離を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP29366788A JP2691153B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP29366788A JP2691153B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH02140951A true JPH02140951A (ja) | 1990-05-30 |
| JP2691153B2 JP2691153B2 (ja) | 1997-12-17 |
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ID=17797691
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29366788A Expired - Fee Related JP2691153B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691153B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371036A (en) * | 1994-05-11 | 1994-12-06 | United Microelectronics Corporation | Locos technology with narrow silicon trench |
| KR970053410A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
| EP0908937A2 (en) * | 1997-09-30 | 1999-04-14 | Siemens Aktiengesellschaft | Hard etch mask |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
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-
1988
- 1988-11-22 JP JP29366788A patent/JP2691153B2/ja not_active Expired - Fee Related
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| US6353253B2 (en) | 1996-05-02 | 2002-03-05 | Advanced Micro Devices, Inc. | Semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| EP0908937A2 (en) * | 1997-09-30 | 1999-04-14 | Siemens Aktiengesellschaft | Hard etch mask |
| EP0908937A3 (en) * | 1997-09-30 | 2004-03-31 | Siemens Aktiengesellschaft | Hard etch mask |
| KR100562212B1 (ko) * | 1997-09-30 | 2006-05-25 | 지멘스 악티엔게젤샤프트 | 경질의에칭마스크 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2691153B2 (ja) | 1997-12-17 |
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