JPH02139962A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02139962A JPH02139962A JP29242588A JP29242588A JPH02139962A JP H02139962 A JPH02139962 A JP H02139962A JP 29242588 A JP29242588 A JP 29242588A JP 29242588 A JP29242588 A JP 29242588A JP H02139962 A JPH02139962 A JP H02139962A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 16
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- 238000000034 method Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装ｔおよびその製造方法に関し、さ
らに詳しく云えばＢ１−ＣＭＯＳデバイスの構造および
その製造方法の改良に係るものである。
らに詳しく云えばＢ１−ＣＭＯＳデバイスの構造および
その製造方法の改良に係るものである。
第４図は、従来の半導体装置例えばＢｉ −ＣＭＯＳデ
バイスの概要構成を模式的に示した断面図である。図に
おいて、（１）は基板例えばｐ型シリコン基板、（３）
はこのｐ型シリコン基板（１）Ｋ埋め込まれてバイポー
ラ素子および０ＭＯ８のうちのｐＭＯＳ素子を形成する
際に用いられるｎ十埋込層、同様Ｋ（４）はｐ型シリコ
ン基板（１）Ｋ埋め込まれてＣＭＯ８素子のうちのｎＭ
ＯＳ素子を形成する際に用いられるｐ＋埋込層、（２）
はこれらｐ型シリコン基板（１）並びにｎ＋埋込層（３
）およびｐ十埋込層（４）上に成長させたｎ″′″型エ
ピ成長層、（５）は各素子を分離するためにｎ−型エピ
成長層（２）Ｋ例えば拡散により形成されたｐ＋層、（
６）はこれらｐ中層（５）上に形成された分離酸化膜、
（７） 、 （ｓ） 、 （９）はｎ−型エピ成長層
に形成されたバイポーラ素子のそれぞれコレクタ領域、
ペース領域、エミッタ領域％（１０）、（１１）はｎ−
型エピ成長層に形成されたそれぞれｐＭＯＳ素子のＮウ
ェル、ｎＭＯＳ素子のＰウェル、（１２Ｌ（１３）はＮ
ウェル（１０）、Ｐウェル（１１）に形成されたそわぞ
れＰチャネル、Ｎチャネルのソースおよびドレイン、（
１４）はＮウェル（１０）、Ｐウェル（１１）のそれぞ
れソースおよびドレイン（１２）、（１３）によって囲
まれない部分上に形成されたゲート酸化膜、モして（１
５）はこのゲート酸化膜Ｃ１４）上に形成されたゲート
・ポリシリコンである。
バイスの概要構成を模式的に示した断面図である。図に
おいて、（１）は基板例えばｐ型シリコン基板、（３）
はこのｐ型シリコン基板（１）Ｋ埋め込まれてバイポー
ラ素子および０ＭＯ８のうちのｐＭＯＳ素子を形成する
際に用いられるｎ十埋込層、同様Ｋ（４）はｐ型シリコ
ン基板（１）Ｋ埋め込まれてＣＭＯ８素子のうちのｎＭ
ＯＳ素子を形成する際に用いられるｐ＋埋込層、（２）
はこれらｐ型シリコン基板（１）並びにｎ＋埋込層（３
）およびｐ十埋込層（４）上に成長させたｎ″′″型エ
ピ成長層、（５）は各素子を分離するためにｎ−型エピ
成長層（２）Ｋ例えば拡散により形成されたｐ＋層、（
６）はこれらｐ中層（５）上に形成された分離酸化膜、
（７） 、 （ｓ） 、 （９）はｎ−型エピ成長層
に形成されたバイポーラ素子のそれぞれコレクタ領域、
ペース領域、エミッタ領域％（１０）、（１１）はｎ−
型エピ成長層に形成されたそれぞれｐＭＯＳ素子のＮウ
ェル、ｎＭＯＳ素子のＰウェル、（１２Ｌ（１３）はＮ
ウェル（１０）、Ｐウェル（１１）に形成されたそわぞ
れＰチャネル、Ｎチャネルのソースおよびドレイン、（
１４）はＮウェル（１０）、Ｐウェル（１１）のそれぞ
れソースおよびドレイン（１２）、（１３）によって囲
まれない部分上に形成されたゲート酸化膜、モして（１
５）はこのゲート酸化膜Ｃ１４）上に形成されたゲート
・ポリシリコンである。
しかしながら、上述したように構成された従来のＢｉ
−ＣＭＯＳデバイスでは、ｎ十埋込層およびｐ＋埋込層
の不純物の種類によってエピ成長時あるいはその後の熱
処理彷徨において縦方向への拡散の度合が違ってくるた
め、実際に有効となるｎ−型エピ成長層（２）の厚みは
各素子で異なるとともＫ、各素子の特性上から必要とな
るｎ−型エピ成長層（２）の厚みもそれぞれ違ってくる
ため、各素子で同じエピ厚で最適化させるのは困難であ
り、いづれかを犠牲にしてエピ厚を決めていたため、Ｂ
１−ＣＭＯＳデバイス本来の高性能化を発揮する上で大
きな障害となると云う問題点があった。
−ＣＭＯＳデバイスでは、ｎ十埋込層およびｐ＋埋込層
の不純物の種類によってエピ成長時あるいはその後の熱
処理彷徨において縦方向への拡散の度合が違ってくるた
め、実際に有効となるｎ−型エピ成長層（２）の厚みは
各素子で異なるとともＫ、各素子の特性上から必要とな
るｎ−型エピ成長層（２）の厚みもそれぞれ違ってくる
ため、各素子で同じエピ厚で最適化させるのは困難であ
り、いづれかを犠牲にしてエピ厚を決めていたため、Ｂ
１−ＣＭＯＳデバイス本来の高性能化を発揮する上で大
きな障害となると云う問題点があった。
この発明は、従来のこのような問題点を解決するためＫ
なされたもので、各素子ごとに最適化したエピ厚を有す
る半導体装置を得ることを目的としており、さらにこの
ような半導体装置の製造方法を得ることを目的としてい
る。
なされたもので、各素子ごとに最適化したエピ厚を有す
る半導体装置を得ることを目的としており、さらにこの
ような半導体装置の製造方法を得ることを目的としてい
る。
上述した目的を達成するために、この発明に係る半導体
装置は、同一基板上でのエピ成長層の厚みを、バイポー
ラ素子、ｐＭＯＳ素子およびｎＭＯＳ素子の各々に最適
な厚みＫした構造を有し、またこの発明に係る半導体装
置の製造方法は、バイポーラ素子、ｐＭＯＳ素子および
ｎＭＯＳ素子のうち、同一基板上でのエピ成長層の厚み
を厚くしたい素子に最適なエピ厚で前記エピ成長層を成
長させる工程と、その後に前記厚くしたい素子をマスク
し、残りの素子の前記エピ成長層を所望の厚みＫなるま
でエツチングする工程とを含み、あるいは同一基板上で
のエピ成長層の厚みを薄くしたい素子に最適なエピ厚で
前記エピ成長層を成長させる工程と、その後に前記薄く
したい素子に＃！化膜を乗せ。
装置は、同一基板上でのエピ成長層の厚みを、バイポー
ラ素子、ｐＭＯＳ素子およびｎＭＯＳ素子の各々に最適
な厚みＫした構造を有し、またこの発明に係る半導体装
置の製造方法は、バイポーラ素子、ｐＭＯＳ素子および
ｎＭＯＳ素子のうち、同一基板上でのエピ成長層の厚み
を厚くしたい素子に最適なエピ厚で前記エピ成長層を成
長させる工程と、その後に前記厚くしたい素子をマスク
し、残りの素子の前記エピ成長層を所望の厚みＫなるま
でエツチングする工程とを含み、あるいは同一基板上で
のエピ成長層の厚みを薄くしたい素子に最適なエピ厚で
前記エピ成長層を成長させる工程と、その後に前記薄く
したい素子に＃！化膜を乗せ。
残りの素子の前記エピ成長層にシリーンをさらにエピ成
長させる工程とを含むものである。
長させる工程とを含むものである。
従つズ、この発明においては、Ｂｉ −ＣＭＯＳデバイ
スのバイポーラ素子、 ｐＭＯＳ素子およびｎＭＯＳ素
子の各々のエピ厚を個別に設定できるため、各素子の特
性を最大限に生かすことができる。
スのバイポーラ素子、 ｐＭＯＳ素子およびｎＭＯＳ素
子の各々のエピ厚を個別に設定できるため、各素子の特
性を最大限に生かすことができる。
以下、この発明に係る半導体装置およびその製造方法の
一実施例について、第１図ないし第３図を参照して説明
する。
一実施例について、第１図ないし第３図を参照して説明
する。
第１図は、この実施例を適用したＢ ｉ −ＣＭＯＳデ
バイスの概要構成を示した断面図であり、また第２図（
ａ）〜（ｃ）および第３■（ａ）〜（ｄ）はこの実施例
方法をＢｉ −ＣＭＯＳデバイスの製造に適用した場合
を工程順に示す断面図である。
バイスの概要構成を示した断面図であり、また第２図（
ａ）〜（ｃ）および第３■（ａ）〜（ｄ）はこの実施例
方法をＢｉ −ＣＭＯＳデバイスの製造に適用した場合
を工程順に示す断面図である。
まず第２図（ａｌ Ｋ示すようｘｐ型シリコン基板（１
）Ｋそれぞ刺所定の不純物を注入してｎ十型埋込層（３
）、ｐ生型埋込層（４）を形成した後に、例えばエピ厚
を最も厚くしたい素子に必要なエピ厚Ａｔでｎ−型エピ
成長層（２）を成長させると第２図伽）の状態となる。
）Ｋそれぞ刺所定の不純物を注入してｎ十型埋込層（３
）、ｐ生型埋込層（４）を形成した後に、例えばエピ厚
を最も厚くしたい素子に必要なエピ厚Ａｔでｎ−型エピ
成長層（２）を成長させると第２図伽）の状態となる。
この後、エピ厚を厚く残したい素子（本例の場合、０Ｍ
Ｏ８素子）にマスク（図示しない）をし、エピ厚をｔ２
まで薄くしたい素子Ｃ本例の場合バイポーラ素子）だけ
をシリコンエッチすると第２図（ｃ）の状態となる。こ
の後、従来どおりの方法により第１図に示したよりなり
ｉ −ＣＭＯＳデバイスを得ることができる。
Ｏ８素子）にマスク（図示しない）をし、エピ厚をｔ２
まで薄くしたい素子Ｃ本例の場合バイポーラ素子）だけ
をシリコンエッチすると第２図（ｃ）の状態となる。こ
の後、従来どおりの方法により第１図に示したよりなり
ｉ −ＣＭＯＳデバイスを得ることができる。
とのＢｉ −ＣＭＯＳデバイスでは、バイポーラ素子と
０ＭＯ８素子のエピ浮を個別に制御設定できるため、各
素子の特性を最大限に生かすことができる。
０ＭＯ８素子のエピ浮を個別に制御設定できるため、各
素子の特性を最大限に生かすことができる。
また、この発明のＢｉ −ＣＭＯＳデバイスは第３図に
示す工程で製造しても同様の効果が得られる。
示す工程で製造しても同様の効果が得られる。
すなわち、第３図（ａ）Ｋ示すようＫｐ型シリコン基板
（１）Ｋそれぞれ所定の不純物を注入してｎ生型埋込層
（３）、ｐ生型埋込層（４）を形成した後に、例えばエ
ピ摩を最も薄くしたい素子であるバイポーラ素子に必要
なエピ厚ｔ２でｎ−型エピ成長層（２）を成長させると
第３図（ｂ）の状態となる。次Ｋ、エピ厚をさらに厚く
したい素子であるＣＭＯ８素子以外に酸化膜（１６）を
形成すると第３図（Ｃ）の状態になる。
（１）Ｋそれぞれ所定の不純物を注入してｎ生型埋込層
（３）、ｐ生型埋込層（４）を形成した後に、例えばエ
ピ摩を最も薄くしたい素子であるバイポーラ素子に必要
なエピ厚ｔ２でｎ−型エピ成長層（２）を成長させると
第３図（ｂ）の状態となる。次Ｋ、エピ厚をさらに厚く
したい素子であるＣＭＯ８素子以外に酸化膜（１６）を
形成すると第３図（Ｃ）の状態になる。
その後、エピ厚を厚くしたい素子に選択的にシリコンを
さらにエピ成長させてエピ厚をｔｌにすると第３図（ｄ
）の状態になる。その後、酸化膜（１６）を除去すると
第２図（ｃ）と同様な構造が得られ、以後、従来の工程
に従い、第１図のＢｉ −ＣＭＯＳデバイスが得られる
。
さらにエピ成長させてエピ厚をｔｌにすると第３図（ｄ
）の状態になる。その後、酸化膜（１６）を除去すると
第２図（ｃ）と同様な構造が得られ、以後、従来の工程
に従い、第１図のＢｉ −ＣＭＯＳデバイスが得られる
。
なお、上述した実施例では、バイポーラ素子のエピ成長
層を薄く、かつ０ＭＯ８素子のエピ成長層を厚くしたが
、この逆も同様の方法で可能であるし、０ＭＯ８素子の
うちｐＭＯＳ素子あるいはｎＭＯＳ素子だけを厚くある
いは薄くすることもできる。
層を薄く、かつ０ＭＯ８素子のエピ成長層を厚くしたが
、この逆も同様の方法で可能であるし、０ＭＯ８素子の
うちｐＭＯＳ素子あるいはｎＭＯＳ素子だけを厚くある
いは薄くすることもできる。
また、本実施例での工程を何回か繰り返すことによりエ
ピ成長層の厚さをさらに多種に変えることもできる。さ
らに、本実施例ではＮＰＮバイポーラΦトランジスタを
示したが、ＰＮＰバイポーラ・トランジスタでも全く同
様な方法が可能である。
ピ成長層の厚さをさらに多種に変えることもできる。さ
らに、本実施例ではＮＰＮバイポーラΦトランジスタを
示したが、ＰＮＰバイポーラ・トランジスタでも全く同
様な方法が可能である。
以上のように、この発明は％Ｂ１−ＣＭＯＳデバイスの
エピ成長層の厚みを、バイポーラ素子、 ｐＭＯＳ素子
、ｎＭＯＳ素子で異なる厚みに設定できるので、各素子
のエピ厚を最適化でき、各素子の特性を最大限に生かす
ことができるという効果を奏する。
エピ成長層の厚みを、バイポーラ素子、 ｐＭＯＳ素子
、ｎＭＯＳ素子で異なる厚みに設定できるので、各素子
のエピ厚を最適化でき、各素子の特性を最大限に生かす
ことができるという効果を奏する。
第１図はこの発明の一実施例を模式的に示す断面図、第
２図および第３図は製造方法の一実施例を工程順に示す
模式断面図、第４図は従来のＢ１−ＣＭＯＳデバイスの
概要構成を模式的に示す断面図である。 図において、（１）・・ｐ型シリコン基板、り）＋１・
ｎ−型エピ成長層、（３）・・ｎ十埋込層、（４）・・
ｐ＋埋込層、（５）・・分離のためのｐ中層、（６）・
・分離酸化膜、（７）・・コレクタ領域、（８）・・ペ
ース領域、（９１−自エミッタ領域、（ｌＯ）・拳Ｎウ
ェル、（１１）・・Ｐウェル、（１２）・・Ｐチャネル
のソースおよびドレイン、（１３）・・Ｎチャネルのソ
ースおよびドレイン、（１４）・・ゲート酸化膜、（１
５）・・ゲートポリシリコン、（１６）・・酸化膜であ
る。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人 曾 我 道 照 （ａ） 萬２図 尾３図 １ ： μβ５リフシ纂恨
２図および第３図は製造方法の一実施例を工程順に示す
模式断面図、第４図は従来のＢ１−ＣＭＯＳデバイスの
概要構成を模式的に示す断面図である。 図において、（１）・・ｐ型シリコン基板、り）＋１・
ｎ−型エピ成長層、（３）・・ｎ十埋込層、（４）・・
ｐ＋埋込層、（５）・・分離のためのｐ中層、（６）・
・分離酸化膜、（７）・・コレクタ領域、（８）・・ペ
ース領域、（９１−自エミッタ領域、（ｌＯ）・拳Ｎウ
ェル、（１１）・・Ｐウェル、（１２）・・Ｐチャネル
のソースおよびドレイン、（１３）・・Ｎチャネルのソ
ースおよびドレイン、（１４）・・ゲート酸化膜、（１
５）・・ゲートポリシリコン、（１６）・・酸化膜であ
る。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人 曾 我 道 照 （ａ） 萬２図 尾３図 １ ： μβ５リフシ纂恨
Claims (3)
- （１）Ｂｉ−ＣＭＯＳデバイスである半導体装置におい
て、同一基板上でのエピ成長層の厚みを、バイポーラ素
子、ｐＭＯＳ素子およびｎＭＯＳ素子の各々に最適な厚
みにした構造を有することを特徴とする半導体装置。 - （２）Ｂｉ−ＣＭＯＳデバイスである半導体装置を製造
するために、バイポーラ素子、ｐＭＯＳ素子およびｎＭ
ＯＳ素子のうち、同一基板上でのエピ成長層層の厚みを
厚くしたい素子に最適なエピ厚で前記エピ成長層を成長
させる工程と、その後に前記厚くしたい素子をマスクし
、残りの素子の前記エピ成長層を所望の厚みになるまで
エッチングする工程とを含むことを特徴とする半導体装
置の製造方法。 - （３）Ｂｉ−ＣＭＯＳデバイスである半導体装置を製造
するために、バイポーラ素子、ｐＭＯＳ素子およびｎＭ
ＯＳ素子のうち、同一基板上でのエピ成長層の厚みを薄
くしたい素子に最適なエピ厚で前記エピ成長層を成長さ
せる工程と、その後に前記薄くしたい素子に酸化膜を乗
せ、残りの素子の前記エピ成長層にシリコンをさらにエ
ピ成長させる工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292425A JPH0834260B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292425A JPH0834260B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139962A true JPH02139962A (ja) | 1990-05-29 |
| JPH0834260B2 JPH0834260B2 (ja) | 1996-03-29 |
Family
ID=17781621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292425A Expired - Lifetime JPH0834260B2 (ja) | 1988-11-21 | 1988-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834260B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447493A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Semiconductor integrated circuit device and production of the same |
| JPS61182220A (ja) * | 1985-02-08 | 1986-08-14 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-21 JP JP63292425A patent/JPH0834260B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447493A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Semiconductor integrated circuit device and production of the same |
| JPS61182220A (ja) * | 1985-02-08 | 1986-08-14 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834260B2 (ja) | 1996-03-29 |
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