JPH02138742A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02138742A JPH02138742A JP63247351A JP24735188A JPH02138742A JP H02138742 A JPH02138742 A JP H02138742A JP 63247351 A JP63247351 A JP 63247351A JP 24735188 A JP24735188 A JP 24735188A JP H02138742 A JPH02138742 A JP H02138742A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- base
- impurity concentration
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 239000012535 impurity Substances 0.000 claims abstract description 201
- 239000000463 material Substances 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 28
- 230000005669 field effect Effects 0.000 claims description 13
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 238000001816 cooling Methods 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 30
- 229910052710 silicon Inorganic materials 0.000 abstract description 30
- 239000010703 silicon Substances 0.000 abstract description 30
- 238000000034 method Methods 0.000 abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 23
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 8
- 239000013078 crystal Substances 0.000 abstract description 7
- 229920005591 polysilicon Polymers 0.000 abstract description 3
- 230000003321 amplification Effects 0.000 description 59
- 238000003199 nucleic acid amplification method Methods 0.000 description 59
- 238000010586 diagram Methods 0.000 description 24
- 230000000694 effects Effects 0.000 description 24
- 238000009826 distribution Methods 0.000 description 19
- 230000007423 decrease Effects 0.000 description 18
- 238000005468 ion implantation Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 238000000605 extraction Methods 0.000 description 7
- 230000009467 reduction Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 229910052723 transition metal Inorganic materials 0.000 description 4
- 150000003623 transition metal compounds Chemical class 0.000 description 4
- 150000003624 transition metals Chemical class 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- ZADPBFCGQRWHPN-UHFFFAOYSA-N boronic acid Chemical compound OBO ZADPBFCGQRWHPN-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000007710 freezing Methods 0.000 description 2
- 230000008014 freezing Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000013213 extrapolation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000001846 repelling effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66992—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by the variation of applied heat
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタを少なくとも有する
半導体装置に係り、特に、低温においても十分大きな電
流増幅率を有し、かつ高速に動作する半導体装置に関す
る。
半導体装置に係り、特に、低温においても十分大きな電
流増幅率を有し、かつ高速に動作する半導体装置に関す
る。
以下ではｎｐｎ型バイポーラトランジスタを例に説明す
る。第２図（Ａ）及び（Ｂ）は「超高速バイポーラ・デ
バイスＪ （培風館１９８５ ）第８０頁から８１頁に
おいて示されてる従来のｎｐｎ型バイポーラトランジス
タの断面図及びａ−ａにおける不純物分布を示す図であ
る。１はｎ型のエミッタ領域、２はｐ型のベース活性領
域、３はｐ型の外部ベース電極引き出し領域、４はｎ型
の低濃度コレクタ活性領域、５はｎ型の高濃度コレクタ
電極引き出し領域であり、６は素子間分離用の厚いＳ
ｉ Ｏ２膜であり、８はｐ型Ｓｉ基板であり、１０はチ
ャネルストッパの高濃度ｐ型頭域である。ここでベース
活性領域２とは、ｐ型ベース領域２及び３のうちエミッ
タから注入された電子がコレクタへ流出する経路として
働く部分を指し、外部ベース電極引き出し領域３とはＰ
型ベース領域のうち活性領域２以外の部分を指す。同図
（Ｂ）において１２はｎ型不純物の濃度分布を示し、１
３はｐ型不純物の濃度分布を示す。この図に示すように
従来のバイポーラトランジスタでは、エミッタ１として
Ｉ Ｘ １０２０／ａｄ以上の高濃度の不純物領域を用
いている。またベース活性領域２はエミッタ１よりも低
濃度のＰ種領域により形成していて、この例に示すよう
に通常Ｉ Ｘ １０”δ／ｄ以下の値に設定されている
。
る。第２図（Ａ）及び（Ｂ）は「超高速バイポーラ・デ
バイスＪ （培風館１９８５ ）第８０頁から８１頁に
おいて示されてる従来のｎｐｎ型バイポーラトランジス
タの断面図及びａ−ａにおける不純物分布を示す図であ
る。１はｎ型のエミッタ領域、２はｐ型のベース活性領
域、３はｐ型の外部ベース電極引き出し領域、４はｎ型
の低濃度コレクタ活性領域、５はｎ型の高濃度コレクタ
電極引き出し領域であり、６は素子間分離用の厚いＳ
ｉ Ｏ２膜であり、８はｐ型Ｓｉ基板であり、１０はチ
ャネルストッパの高濃度ｐ型頭域である。ここでベース
活性領域２とは、ｐ型ベース領域２及び３のうちエミッ
タから注入された電子がコレクタへ流出する経路として
働く部分を指し、外部ベース電極引き出し領域３とはＰ
型ベース領域のうち活性領域２以外の部分を指す。同図
（Ｂ）において１２はｎ型不純物の濃度分布を示し、１
３はｐ型不純物の濃度分布を示す。この図に示すように
従来のバイポーラトランジスタでは、エミッタ１として
Ｉ Ｘ １０２０／ａｄ以上の高濃度の不純物領域を用
いている。またベース活性領域２はエミッタ１よりも低
濃度のＰ種領域により形成していて、この例に示すよう
に通常Ｉ Ｘ １０”δ／ｄ以下の値に設定されている
。
この従来のバイポーラトランジスタは、室温では正常に
動作するが、２００に以下の低温では電流増幅率が著し
く減少してしまうという問題点を有する。実測したエミ
ッタ接地電流増幅率の温度依存性を第３図に示す。線Ｑ
１で示したのが第２図に示した従来構造の電流増幅率の
温度依存性である。室温では約１５０であった電流増幅
率が１００にでは１以下に減少する。
動作するが、２００に以下の低温では電流増幅率が著し
く減少してしまうという問題点を有する。実測したエミ
ッタ接地電流増幅率の温度依存性を第３図に示す。線Ｑ
１で示したのが第２図に示した従来構造の電流増幅率の
温度依存性である。室温では約１５０であった電流増幅
率が１００にでは１以下に減少する。
第４図（Ａ）には、テクニカルダイジェスト。
１９７４インターナシヨナル エレクトロン デパイシ
ズ ミーティング、（１９７４年）第２６２頁から第２
６５頁（Ｔｅｃｈｎｊｃａｌ Ｄｉｇｅｓｔ １９７４
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃＣｓ Ｍｅｅｔｉｎｇ ｐｐ２６２−２６５）に
おいてＨｏＹａｇｉらにより論じられているバイポーラ
トランジスタの断面図を示す。同図（Ｂ）にはｂ−ｂ’
断面におけろ不純物分布を示す。この文献にも論じられ
ているように、一般にエミッタ濃度を低くすると電流増
幅率は小さくなるが、低濃度エミッタ領域９の厚さが正
孔の拡散長に比べて小さい場合には、ベース活性領域１
よりエミッタ領域の不純物濃度が低いこのような構造に
おいても、室温では十分大きな電流増幅率を示す。しか
しながらこの構造においても、低温下では電流増幅率が
著しく減少するという第２図の構造と同様な問題点を有
する。第３図において線Ｑ２によって示したのが第４図
の構造をもつバイポーラトランジスタの電流増幅率を実
測した結果である。室温で約１００であった電流増幅率
が９０にでは約４に減少する。
ズ ミーティング、（１９７４年）第２６２頁から第２
６５頁（Ｔｅｃｈｎｊｃａｌ Ｄｉｇｅｓｔ １９７４
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃＣｓ Ｍｅｅｔｉｎｇ ｐｐ２６２−２６５）に
おいてＨｏＹａｇｉらにより論じられているバイポーラ
トランジスタの断面図を示す。同図（Ｂ）にはｂ−ｂ’
断面におけろ不純物分布を示す。この文献にも論じられ
ているように、一般にエミッタ濃度を低くすると電流増
幅率は小さくなるが、低濃度エミッタ領域９の厚さが正
孔の拡散長に比べて小さい場合には、ベース活性領域１
よりエミッタ領域の不純物濃度が低いこのような構造に
おいても、室温では十分大きな電流増幅率を示す。しか
しながらこの構造においても、低温下では電流増幅率が
著しく減少するという第２図の構造と同様な問題点を有
する。第３図において線Ｑ２によって示したのが第４図
の構造をもつバイポーラトランジスタの電流増幅率を実
測した結果である。室温で約１００であった電流増幅率
が９０にでは約４に減少する。
以上述べた低温動作下におけるバイポーラトランジスタ
の電流増幅率の顕著なる減少傾向を回避する方法として
は、アイ・イー・イー・イー トランザクション オン
エレクトロン デバイシズ、イー デイ−３４，（１
９８７年）第１３９頁から第１４２頁（ＩＥＥＥ、Ｔｒ
ａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ。
の電流増幅率の顕著なる減少傾向を回避する方法として
は、アイ・イー・イー・イー トランザクション オン
エレクトロン デバイシズ、イー デイ−３４，（１
９８７年）第１３９頁から第１４２頁（ＩＥＥＥ、Ｔｒ
ａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ。
ＥＤ−３４（１９８７）ｐｐ１３９−１４２）において
エミッタ濃度をｌＸｌ０”／ｃｍ以下にする方法が論じ
られている。ただし具体的な構造については全く開示さ
れていない。我々が第５図に示すようなエミッタ濃度５
Ｘ１０”δ／ｄ、ベース濃度Ｉ Ｘ １０”δ／ａ＋？
という構造を有するバイポーラトランジスタを実測した
結果、この構造においても低温では十分大きな電流増幅
率が得られないことが判明した。第３図にこの結果を線
Ｑ８で示す。
エミッタ濃度をｌＸｌ０”／ｃｍ以下にする方法が論じ
られている。ただし具体的な構造については全く開示さ
れていない。我々が第５図に示すようなエミッタ濃度５
Ｘ１０”δ／ｄ、ベース濃度Ｉ Ｘ １０”δ／ａ＋？
という構造を有するバイポーラトランジスタを実測した
結果、この構造においても低温では十分大きな電流増幅
率が得られないことが判明した。第３図にこの結果を線
Ｑ８で示す。
第２図及び第４図（Ａ）で示した構造の結果に比較する
と電流増幅率の温度依存性は小さくなっているものの、
１００に以下の低温では電流増幅率として１０以下の小
さな値しか得られない。
と電流増幅率の温度依存性は小さくなっているものの、
１００に以下の低温では電流増幅率として１０以下の小
さな値しか得られない。
もう一つ別の従来技術のバイポーラトランジスタの構造
は、アイ・イー・イー・イー、トランザクション オン
エレクトロン デバイシズ、イデイ、−２７，（１９
８０年）第５６３頁から第５７０頁（ＩＥＥＥ、Ｔｒａ
ｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 Ｅ Ｄ−
２７（１９８７）ｐｐ５６３−５７０） におイテｐｎ
ｐトランジスタについて論じられている、ベース活性領
域の不純物濃度の高いバイポーラトランジスタである。
は、アイ・イー・イー・イー、トランザクション オン
エレクトロン デバイシズ、イデイ、−２７，（１９
８０年）第５６３頁から第５７０頁（ＩＥＥＥ、Ｔｒａ
ｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 Ｅ Ｄ−
２７（１９８７）ｐｐ５６３−５７０） におイテｐｎ
ｐトランジスタについて論じられている、ベース活性領
域の不純物濃度の高いバイポーラトランジスタである。
しかし同文献に述べである結果によれば、最大ベース濃
度２．５ Ｘ １０工８／ｃＪのデバイスでは、室温で
電流増幅率１５０であったのが、７７にでは１６〜３ｏ
にまで減少している。
度２．５ Ｘ １０工８／ｃＪのデバイスでは、室温で
電流増幅率１５０であったのが、７７にでは１６〜３ｏ
にまで減少している。
また同文献の構造ではエミッタ領域もベース領域も高濃
度不純物を有しているので、エミッタ・ベース間の接合
耐圧が小さいという欠点を持つ。
度不純物を有しているので、エミッタ・ベース間の接合
耐圧が小さいという欠点を持つ。
低温動作下における電流増幅率を改善する別の方法とし
てはアプライド フイジクス レターズ。
てはアプライド フイジクス レターズ。
４５ （１９８４）第１０８６頁から第１０８８頁（Ａ
ｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、ｖｏＱ、４５ （１９８
４） ｐｐ１０８６−１０８８）に開示されているよう
に、エミッタにＡ Ｑ ＧａＡｓを用い、ベースにＧａ
Ａｓを用いて、エミッタ・ベース間にヘテロ接合（異種
接合）を形成する方法が公知となっている。しかしなが
らこのようなヘテロ接合を形成するには、製造技術術に
困難があるばかりでなく、またその製造に要する時間・
費用も多大なものとなるという欠点を有する。またエミ
ッタ・ベース間は異種の材料を接合させているため、界
面においてキャリアの再結合が起こりやすいという欠点
を有する。
ｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、ｖｏＱ、４５ （１９８
４） ｐｐ１０８６−１０８８）に開示されているよう
に、エミッタにＡ Ｑ ＧａＡｓを用い、ベースにＧａ
Ａｓを用いて、エミッタ・ベース間にヘテロ接合（異種
接合）を形成する方法が公知となっている。しかしなが
らこのようなヘテロ接合を形成するには、製造技術術に
困難があるばかりでなく、またその製造に要する時間・
費用も多大なものとなるという欠点を有する。またエミ
ッタ・ベース間は異種の材料を接合させているため、界
面においてキャリアの再結合が起こりやすいという欠点
を有する。
一方、従来技術によるバイポーラトランジスタが低温に
おいては著しく低い電流増幅率しか示さない理由は、ア
イ・イー・イー・イー、トランザクション オン エレ
クトロン デバイシズ、イデイー１５．（１９６８年）
第７３２頁から第７３５頁（ＩＥＥＥ、Ｔｒａｎｓ、Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 Ｅ Ｄ−１５（１
９６８）、ｐｐ７３２−７３５）において説明され、て
いる。すなわち、エミッタ１の不純物濃度がＩ Ｘ １
０”／ａｄ以上の高濃度の不純物を含むために、エミッ
タ領域のバンドギャップがベース活性領域のバンドギャ
ップにくらべて小さくなっているためである。このこと
は、後に詳細に説明する。
おいては著しく低い電流増幅率しか示さない理由は、ア
イ・イー・イー・イー、トランザクション オン エレ
クトロン デバイシズ、イデイー１５．（１９６８年）
第７３２頁から第７３５頁（ＩＥＥＥ、Ｔｒａｎｓ、Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 Ｅ Ｄ−１５（１
９６８）、ｐｐ７３２−７３５）において説明され、て
いる。すなわち、エミッタ１の不純物濃度がＩ Ｘ １
０”／ａｄ以上の高濃度の不純物を含むために、エミッ
タ領域のバンドギャップがベース活性領域のバンドギャ
ップにくらべて小さくなっているためである。このこと
は、後に詳細に説明する。
一方、「超高速化合物半導体デバイス」 （培風館１９
８６年）第１０８頁に［ホモ接合では不可能なＮＥ＜１
０”■−δＰａ＞１０１９ｃｍ−８としベース抵抗を下
げ、エミッターベース容量の小さいＨＢＴが実現できる
」 （ここではＮＥ、ＰＩ３はそれぞれエミッタ、ベー
スの不純物濃度であり、ＨＢＴはへテロ接合バイポーラ
トランジスタの略）と記されているようにエミッタ・ベ
ース間にホモ接合（同一材料による接合）を持つ本発明
のようなトランジスタでは本発明のような濃度分布を持
つと常温における低い注入効率、低い電流増幅率になり
実用的でないと従来考えられていた。
８６年）第１０８頁に［ホモ接合では不可能なＮＥ＜１
０”■−δＰａ＞１０１９ｃｍ−８としベース抵抗を下
げ、エミッターベース容量の小さいＨＢＴが実現できる
」 （ここではＮＥ、ＰＩ３はそれぞれエミッタ、ベー
スの不純物濃度であり、ＨＢＴはへテロ接合バイポーラ
トランジスタの略）と記されているようにエミッタ・ベ
ース間にホモ接合（同一材料による接合）を持つ本発明
のようなトランジスタでは本発明のような濃度分布を持
つと常温における低い注入効率、低い電流増幅率になり
実用的でないと従来考えられていた。
一方、特開昭６２−１９０７５８号公報には、ホモ接合
型バイポーラ・トランジスタにおいて、電流増幅率の低
下を回避するとともにベースの低抵抗化による高速化を
図るため、ベース不純物濃度をエミッタ不純物濃度より
も著しく大きくした構造、即ち２ Ｘ １０”／ａＪ以
上のベース不純物濃度とし、エミッタ領域とベース領域
でバンド・ギャップに差異が生じるホモ接合型バイポー
ラ・トランジスタが提案されている。
型バイポーラ・トランジスタにおいて、電流増幅率の低
下を回避するとともにベースの低抵抗化による高速化を
図るため、ベース不純物濃度をエミッタ不純物濃度より
も著しく大きくした構造、即ち２ Ｘ １０”／ａＪ以
上のベース不純物濃度とし、エミッタ領域とベース領域
でバンド・ギャップに差異が生じるホモ接合型バイポー
ラ・トランジスタが提案されている。
しかし、上記特許公開公報で開示された高不純物濃度Ｎ
＾によるシリコン半導体のバンドギャップナローイング
ΔＥｇの値（八Ｅｇ＝２２．５（ＮＡ／ １０１８）
”／ｚ （ｍ ｅ Ｖ）は、室温（約３００Ｋ）におけ
る値であることはテクニカルダイジェスト、１９７８イ
ンターナシヨナルエレクトロン デバイシズ ミーティ
ング、 （１９７８年）第３１６頁から第３１９頁（Ｔ
＋３ｃｈｎ ＋、ｃａ ｎＤｉｇｅｓｔ １９７８ Ｉ
ｎｔｅｒｎａｔｉｏｎａＱ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓＭｅｅｔｉｎｇ ＰＰ３１６−３１９ ）にお
いてＨ，Ｐ、Ｄ。
＾によるシリコン半導体のバンドギャップナローイング
ΔＥｇの値（八Ｅｇ＝２２．５（ＮＡ／ １０１８）
”／ｚ （ｍ ｅ Ｖ）は、室温（約３００Ｋ）におけ
る値であることはテクニカルダイジェスト、１９７８イ
ンターナシヨナルエレクトロン デバイシズ ミーティ
ング、 （１９７８年）第３１６頁から第３１９頁（Ｔ
＋３ｃｈｎ ＋、ｃａ ｎＤｉｇｅｓｔ １９７８ Ｉ
ｎｔｅｒｎａｔｉｏｎａＱ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓＭｅｅｔｉｎｇ ＰＰ３１６−３１９ ）にお
いてＨ，Ｐ、Ｄ。
Ｌ ａｎｙｏｎらによって示された式から理解できる。
従って、上記特許公開公報による高ベース不純物濃度の
ホモ接合バイポーラ・トランジスタにおいては２００に
以下の低温動作に関する問題点が提起されていないばか
りか、上記バンドギャップナローイング値ΔＥｇは現在
の通説値（例えはテクニカル ダイジェスト、１９８６
インターナシヨナル エレクトロン デバイシズ ミー
ティング、（１９８６年）第２４頁から第２７頁（Ｔｅ
ｃｈｎｉｃａ Ｑ Ｄｉｇｅｓｔ １９８６ Ｉ
ｎｔｅｒｎａｔｉｏｎａ ＱＥｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｓｓ Ｍｅｅｔｉｎｇ ＰＰ ２４−２７ ）にお
いて、Ｓ 、 Ｅ 、 ５ｗ１ｒｈｕｎらによって第２
７頁に示された式および第９図参照）に比らべ大きな値
であり、その結果としてのバイポーラ・トランジスタの
エミッタ接地電流増幅率も過大評価な値が開示され、上
記現在の通説値を用いると十分な値のエミッタ接地電流
増幅率が得られないことが本願発明者等の検討により明
らかとされた。
ホモ接合バイポーラ・トランジスタにおいては２００に
以下の低温動作に関する問題点が提起されていないばか
りか、上記バンドギャップナローイング値ΔＥｇは現在
の通説値（例えはテクニカル ダイジェスト、１９８６
インターナシヨナル エレクトロン デバイシズ ミー
ティング、（１９８６年）第２４頁から第２７頁（Ｔｅ
ｃｈｎｉｃａ Ｑ Ｄｉｇｅｓｔ １９８６ Ｉ
ｎｔｅｒｎａｔｉｏｎａ ＱＥｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｓｓ Ｍｅｅｔｉｎｇ ＰＰ ２４−２７ ）にお
いて、Ｓ 、 Ｅ 、 ５ｗ１ｒｈｕｎらによって第２
７頁に示された式および第９図参照）に比らべ大きな値
であり、その結果としてのバイポーラ・トランジスタの
エミッタ接地電流増幅率も過大評価な値が開示され、上
記現在の通説値を用いると十分な値のエミッタ接地電流
増幅率が得られないことが本願発明者等の検討により明
らかとされた。
一方、上記特許公開公報においては活性ベース領域の不
純物濃度が２Ｘ１０”／−以上の極めて大きな値である
ために、オージェ再結合によるエミッタ接地電流増幅率
の著しい低下の効果が上記特許公開公報において考慮さ
れていないことも本願発明者等の検討により明らかとさ
れた。
純物濃度が２Ｘ１０”／−以上の極めて大きな値である
ために、オージェ再結合によるエミッタ接地電流増幅率
の著しい低下の効果が上記特許公開公報において考慮さ
れていないことも本願発明者等の検討により明らかとさ
れた。
上記従来技術はいずれも低温動作をさせると電流増幅率
が小さくなってしまったり、あるいは、これを回避する
のに多大なる製造技術上の困難を伴うという問題があっ
た。すなわち、１５０に以下の低温においても実用上十
分な電流増幅率を有する。実施の容易なバイポーラトラ
ンジスタの構造は知られていなかった。
が小さくなってしまったり、あるいは、これを回避する
のに多大なる製造技術上の困難を伴うという問題があっ
た。すなわち、１５０に以下の低温においても実用上十
分な電流増幅率を有する。実施の容易なバイポーラトラ
ンジスタの構造は知られていなかった。
本発明の目的は、低温動作下においても実用上十分大き
な電流増幅率を有し、かつ高速に動作するホモ接合バイ
ポーラトランジスタを提供することにある。
な電流増幅率を有し、かつ高速に動作するホモ接合バイ
ポーラトランジスタを提供することにある。
すなわち、本発明の一実施形態では、従来技術の問題点
を解決するために、バイポーラトランジスタのベース活
性領域の不純物濃度の最大値をＩＸ １０１８／ｄ以上
とし、かつエミッタ領域の少なくとも一部にこのベース
活性領域の最大値より低い不純物濃度の領域を形成し、
かつベース・エミッタ間の接合部が不純物の含有量が異
なる点を除いては同一材料あるいは実質的に同一の材料
で形成されていることを要旨とする。ここで実質的に同
一材料とは結晶シリコンと多結晶シリコンのように、バ
ンドギャップがほぼ等しいものをいうものとする。
を解決するために、バイポーラトランジスタのベース活
性領域の不純物濃度の最大値をＩＸ １０１８／ｄ以上
とし、かつエミッタ領域の少なくとも一部にこのベース
活性領域の最大値より低い不純物濃度の領域を形成し、
かつベース・エミッタ間の接合部が不純物の含有量が異
なる点を除いては同一材料あるいは実質的に同一の材料
で形成されていることを要旨とする。ここで実質的に同
一材料とは結晶シリコンと多結晶シリコンのように、バ
ンドギャップがほぼ等しいものをいうものとする。
上記のようにベースとエミッタとが同一あるいは実質的
に同一材料である単結晶シリコン、多結晶シリコン、非
結晶質シリコン等から成るため、ベース・エミッタ接合
はホモ接合となり、製造技術上の困難性は低減される。
に同一材料である単結晶シリコン、多結晶シリコン、非
結晶質シリコン等から成るため、ベース・エミッタ接合
はホモ接合となり、製造技術上の困難性は低減される。
また、ベース活性領域が高濃度になるためベースがナロ
ーバンドギャップとなり、エミッタ領域が低濃度になる
ためエミッタがワイドバンドギャップとなり従来実用的
でないと考えられていた構造を逆手に活用して、低温で
高電流増幅率を達成したものである。
ーバンドギャップとなり、エミッタ領域が低濃度になる
ためエミッタがワイドバンドギャップとなり従来実用的
でないと考えられていた構造を逆手に活用して、低温で
高電流増幅率を達成したものである。
本発明は、このように従来不可能と考えられていたデバ
イスを低温で積極的に動作させることにより高い電流増
幅率を得るものであり、製造方法のｆｆＭ素化、特性向
上の点において画期的な発明である。
イスを低温で積極的に動作させることにより高い電流増
幅率を得るものであり、製造方法のｆｆＭ素化、特性向
上の点において画期的な発明である。
、周知のようにＭＯＳデバイスを晶移動度、高速とする
には低温動作が有効であるので、Ｂｉ−０ＭＯ８（バイ
ポーラ・ＣＭＯ８混載のワンチップ）デバイスの特性向
上のためには、低温で高特性を発揮すルホモ接合バイポ
ーラデバイスが属望されている。
には低温動作が有効であるので、Ｂｉ−０ＭＯ８（バイ
ポーラ・ＣＭＯ８混載のワンチップ）デバイスの特性向
上のためには、低温で高特性を発揮すルホモ接合バイポ
ーラデバイスが属望されている。
この点においても、本発明の有用性は高い。
第２図及び第４図に示した、従来技術によるバイポーラ
トランジスタが低温においては著しく低い電流増幅率し
か示さない理由は、先に述べたように、アイ・イー・イ
ー・イー、トランザクション オン エレクトロン デ
バイシズ、イー デイ−１５，（１９６８年）第７３２
頁から第７３５頁（ＩＥＥＥ、Ｔｒａｎｓ、Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ、 Ｅ Ｄ −１５（１９６８
）、ｐρ７３２−７３５）において説明されている。す
なわち、エミッタ１の不純物濃度がｌＸｌＯ１９／ＣＩ
＋？以上の高濃度の不純物を含むために、エミッタ領域
のバンドギャップがベース活性領域のバンドギャップに
くらべて小さくなっているためである。尚、不純物濃度
増大に伴うバンドギャップ縮少については、ニス・エム
・セ−（Ｓ、Ｍ、５ｚｅ）著のフィジックス オン セ
ミコンダンターデバイセス 第２版（Ｐｈｙｓｉｃｓ
ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ、５
ＥＣＯＮＤ ＥＤＩＴＩＯＮ、１９８１）の頁１４４に
詳細に説明されている。このことを第６図に示したバン
ドダイヤグラムを用いて説明する。伝導帯２０と価電子
帯２１の間にはバンドギャップが存在するが、エミッタ
領域のバンドギャップ１４がベース活性領域のバンドギ
ャップ１５に比べて小さい場合には、エミッタからベー
スに注入される電子１６ （ｎｐｎｈランジスタの場合
；ｐｎｐトランジスタの場合は正孔）に対して動くエネ
ルギーバリア１７の効果が、ベースからエミッタに注入
される正孔１８に対して働くエネルギーバリア１９の効
果に比べて大きいため、電子の注入効率が正孔に比べて
小さくなってしまう。
トランジスタが低温においては著しく低い電流増幅率し
か示さない理由は、先に述べたように、アイ・イー・イ
ー・イー、トランザクション オン エレクトロン デ
バイシズ、イー デイ−１５，（１９６８年）第７３２
頁から第７３５頁（ＩＥＥＥ、Ｔｒａｎｓ、Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ、 Ｅ Ｄ −１５（１９６８
）、ｐρ７３２−７３５）において説明されている。す
なわち、エミッタ１の不純物濃度がｌＸｌＯ１９／ＣＩ
＋？以上の高濃度の不純物を含むために、エミッタ領域
のバンドギャップがベース活性領域のバンドギャップに
くらべて小さくなっているためである。尚、不純物濃度
増大に伴うバンドギャップ縮少については、ニス・エム
・セ−（Ｓ、Ｍ、５ｚｅ）著のフィジックス オン セ
ミコンダンターデバイセス 第２版（Ｐｈｙｓｉｃｓ
ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ、５
ＥＣＯＮＤ ＥＤＩＴＩＯＮ、１９８１）の頁１４４に
詳細に説明されている。このことを第６図に示したバン
ドダイヤグラムを用いて説明する。伝導帯２０と価電子
帯２１の間にはバンドギャップが存在するが、エミッタ
領域のバンドギャップ１４がベース活性領域のバンドギ
ャップ１５に比べて小さい場合には、エミッタからベー
スに注入される電子１６ （ｎｐｎｈランジスタの場合
；ｐｎｐトランジスタの場合は正孔）に対して動くエネ
ルギーバリア１７の効果が、ベースからエミッタに注入
される正孔１８に対して働くエネルギーバリア１９の効
果に比べて大きいため、電子の注入効率が正孔に比べて
小さくなってしまう。
この効果によってエミッタ接地電流増幅率ｈＦＥは次式
のように変調される。
のように変調される。
ｈ ＦＥ＝ ｈ ＦＥＯ８ＸＰ （ΔＥｒ／ｋＴ）
＝・（１）ここでｈ ＦＥＯは上記バンドギャップ
の縮小効果がない場合の電流増幅率であり、ΔＥｇはエ
ミッタにおけるバンドギャップＥｙｅとベースにおける
バンドギャップＥｔｈの差Ｅｇｂ Ｅｚｂであり、ｋ
はボルツマン定数、Ｔは絶対温度である。従来技術によ
るエミッタベース間接合部に同種材料を用いたバイポー
ラトランジスタでは常にΔＥ□は負であるから、このエ
ミッタ領域におけるバンドギャップ縮小の効果により電
流増幅率は減少する。しかも、（１）式から明らかなよ
うに、エミッタにおけるバンドギャップ縮小の効果は温
度Ｔが小さくなると顕著になり、従来技術によるバイポ
ーラトランジスタの電流増幅率は温度低下とともに著し
く減少する。なおΔＥｇの値は半導体中の不純物濃度に
よって異なり、Ｉ Ｘ １０１８ａｄ以上の濃度で１０
−２００ ｍ ｅ Ｖ程度である。
＝・（１）ここでｈ ＦＥＯは上記バンドギャップ
の縮小効果がない場合の電流増幅率であり、ΔＥｇはエ
ミッタにおけるバンドギャップＥｙｅとベースにおける
バンドギャップＥｔｈの差Ｅｇｂ Ｅｚｂであり、ｋ
はボルツマン定数、Ｔは絶対温度である。従来技術によ
るエミッタベース間接合部に同種材料を用いたバイポー
ラトランジスタでは常にΔＥ□は負であるから、このエ
ミッタ領域におけるバンドギャップ縮小の効果により電
流増幅率は減少する。しかも、（１）式から明らかなよ
うに、エミッタにおけるバンドギャップ縮小の効果は温
度Ｔが小さくなると顕著になり、従来技術によるバイポ
ーラトランジスタの電流増幅率は温度低下とともに著し
く減少する。なおΔＥｇの値は半導体中の不純物濃度に
よって異なり、Ｉ Ｘ １０１８ａｄ以上の濃度で１０
−２００ ｍ ｅ Ｖ程度である。
以上の従来技術に対して本発明ではベース活性領域の不
純物濃度をＩ Ｘ １０１Ｋｍ以上の濃度に形成してい
るために、ベース活性領域においてバンドギャップが小
さくなっている。
純物濃度をＩ Ｘ １０１Ｋｍ以上の濃度に形成してい
るために、ベース活性領域においてバンドギャップが小
さくなっている。
これに対しエミッタ領域は、ベース活性領域より低い不
純物濃度であるため、バンドギャップ縮小の効果はベー
ス活性領域に比べると小さい。従って本発明では、従来
技術によるバイポーラトランジスタとは異なり、ΔＥｇ
が正となっている。
純物濃度であるため、バンドギャップ縮小の効果はベー
ス活性領域に比べると小さい。従って本発明では、従来
技術によるバイポーラトランジスタとは異なり、ΔＥｇ
が正となっている。
第７図に示すように、本発明のバイポーラトランジスタ
においては、エミッタからベースに注入される電子１６
に対するエネルギーバリヤ１７が、ベースからエミッタ
に注入される正孔１８に対するエネルギーバリア１９に
比べて小さいため、電子の注入効率が極めて高い。我々
は本発明のバイポーラトランジスタを試作・評価した結
果、第３図の＃ｉＩＱ ４に示すように、温度低下に伴
いエミッタ接地電流増幅率が増加することを発見した。
においては、エミッタからベースに注入される電子１６
に対するエネルギーバリヤ１７が、ベースからエミッタ
に注入される正孔１８に対するエネルギーバリア１９に
比べて小さいため、電子の注入効率が極めて高い。我々
は本発明のバイポーラトランジスタを試作・評価した結
果、第３図の＃ｉＩＱ ４に示すように、温度低下に伴
いエミッタ接地電流増幅率が増加することを発見した。
この結果は、７７Ｋにおいて電流増幅率が実用上十分大
きいバイポーラトランジスタを容易に実現する方法を初
めて提供するものである。
きいバイポーラトランジスタを容易に実現する方法を初
めて提供するものである。
前記した（１）式においてｈ ＦＥＯの目安としては。
次式を用いることができる。
ｈ ＦＥＯ−Ｎ １１！／ Ｎ Ｂ
−（２）ここでＮＥおよびＮＢはそれぞれエミッ
タ・ベース間接合近傍におけるエミッタ領域の不純物濃
度及びベース領域の不純物濃度である。式（１）及び（
２）を用いてｈＦＥを計算した結果を第８図乃至第１１
図に示す。第８図は３００Ｋにおける計算結果を、第９
図は２００Ｋ、第１０図は１５０Ｋ、第１１図は７７Ｋ
における結果を示す。図の横軸はエミッタ不純物濃度を
、縦軸はベース不純物濃度を示し、図中には等ｈＦＥ線
を示す。バイポーラトランジスタが少なくとも電流増幅
能力を持つには、エミッタ接地電流増幅率ｈＦＥが１以
上でなければならない。第８図乃至第１１８図にはｈＦ
Ｅが１以上となる領域を斜線で示す。第８図から明らか
なように、３００Ｋ （室温）においてはｈ＋Ｅ＞１の
条件を満足するものとして、エミッタ不純物濃度が活性
ベース不純物濃度より高く設定された周知の使用可能領
域Ｉと活性ベース不純物濃度領域がエミッタ不純物濃度
より高く設定された使用可能領域■とが存在する。この
第８図の使用可能領域■は上記特開昭６２−１９０７５
８号公報に開示された技術内容にほぼ相当する。
−（２）ここでＮＥおよびＮＢはそれぞれエミッ
タ・ベース間接合近傍におけるエミッタ領域の不純物濃
度及びベース領域の不純物濃度である。式（１）及び（
２）を用いてｈＦＥを計算した結果を第８図乃至第１１
図に示す。第８図は３００Ｋにおける計算結果を、第９
図は２００Ｋ、第１０図は１５０Ｋ、第１１図は７７Ｋ
における結果を示す。図の横軸はエミッタ不純物濃度を
、縦軸はベース不純物濃度を示し、図中には等ｈＦＥ線
を示す。バイポーラトランジスタが少なくとも電流増幅
能力を持つには、エミッタ接地電流増幅率ｈＦＥが１以
上でなければならない。第８図乃至第１１８図にはｈＦ
Ｅが１以上となる領域を斜線で示す。第８図から明らか
なように、３００Ｋ （室温）においてはｈ＋Ｅ＞１の
条件を満足するものとして、エミッタ不純物濃度が活性
ベース不純物濃度より高く設定された周知の使用可能領
域Ｉと活性ベース不純物濃度領域がエミッタ不純物濃度
より高く設定された使用可能領域■とが存在する。この
第８図の使用可能領域■は上記特開昭６２−１９０７５
８号公報に開示された技術内容にほぼ相当する。
しかし、この第８図の使用可能領域Ｈにおいては、上記
特開昭５２−１９０７５８号公報の図に示されろような
大きな値（約３０以上）のエミッタ接地電流増幅率ｈＦ
Ｅが得られるのではなく、１＜ｈＦＥ＜３．１６ と言
う極めて不十分な値のエミッタ接地゛市流増幅率１１Ｆ
Ｅが得られるにすぎないことが本願発明者等の検討によ
り明らかとされた。この理由は、先述したように上記公
開特許がバントギャップナローイング値ΔＥＥとして現
在の通説値と比らへはるかに大きな値を用いていること
に起因している。
特開昭５２−１９０７５８号公報の図に示されろような
大きな値（約３０以上）のエミッタ接地電流増幅率ｈＦ
Ｅが得られるのではなく、１＜ｈＦＥ＜３．１６ と言
う極めて不十分な値のエミッタ接地゛市流増幅率１１Ｆ
Ｅが得られるにすぎないことが本願発明者等の検討によ
り明らかとされた。この理由は、先述したように上記公
開特許がバントギャップナローイング値ΔＥＥとして現
在の通説値と比らへはるかに大きな値を用いていること
に起因している。
この第８図（３００Ｋ）の二つの使用可能領域１、ＩＩ
と同様に、第９図（２００Ｋ）、第１０図（１５０Ｋ）
、第１１図（７７Ｋ）においても二つの使用可能領域■
、■が存在する。
と同様に、第９図（２００Ｋ）、第１０図（１５０Ｋ）
、第１１図（７７Ｋ）においても二つの使用可能領域■
、■が存在する。
特に、第１１図に示すように７７ＫにおいてｈＦＥを１
以上とするためには、■）ベース不純物汎度をＩ Ｘ
１０’δ／ｄ以上とし、かつエミッタ不純物濃度をベー
ス不純物濃度より低くする（使用可能領域■）、または
２）ベース不純物濃度をｌＸｌ０’δ／ｄ以下とし、か
つエミッタ不純物濃度をベース不純物濃度より高くする
（使用可能領域Ｉ）、の２つの方法がある。このうち２
）の方法（使用可能領域Ｉ）はベース不純物濃度が低い
ので、ベース領域においてパンチスルーが起こりやすい
、ベース抵抗が高い、という問題点があるので高速動作
には適さない。１）の方法（使用可能領域■）はベース
不純物濃度が高いので、ベース抵抗が低く、高速動作に
適する。第８図、第１１図から明らかなように室温と７
７にの低温ではｈＦＦＫが１以上となる濃度領域が全く
異なるが、従来このことは知られていなかった。
以上とするためには、■）ベース不純物汎度をＩ Ｘ
１０’δ／ｄ以上とし、かつエミッタ不純物濃度をベー
ス不純物濃度より低くする（使用可能領域■）、または
２）ベース不純物濃度をｌＸｌ０’δ／ｄ以下とし、か
つエミッタ不純物濃度をベース不純物濃度より高くする
（使用可能領域Ｉ）、の２つの方法がある。このうち２
）の方法（使用可能領域Ｉ）はベース不純物濃度が低い
ので、ベース領域においてパンチスルーが起こりやすい
、ベース抵抗が高い、という問題点があるので高速動作
には適さない。１）の方法（使用可能領域■）はベース
不純物濃度が高いので、ベース抵抗が低く、高速動作に
適する。第８図、第１１図から明らかなように室温と７
７にの低温ではｈＦＦＫが１以上となる濃度領域が全く
異なるが、従来このことは知られていなかった。
第１２図は、本発明によるバイポーラトランジスタの７
７Ｋにおけるエミッタ接地電流増幅率ｈＦＥのベース不
純物濃度依存性を示す。ここでエミッタ濃度ＮＥはＩ
Ｘ １０工８／ａ＆とした。同図に実線で示すように、
ベース活性領域の不純物濃度ＮＲが低い場合には、エミ
ッタ接地電流増幅率ｈＦｐはベース活性領域の不純物の
濃度Ｎ８が増加すると減少する。これは前述の式（１）
においてｈＦＥ０が小さくなるからであり、従来がら広
く知られている。しかし、ベース活性領域の不純物の濃
度ＮａがＩ Ｘ １０１δ／ｄを越えると電流増幅率ｈ
ＦＥはベース濃度増加に伴い急激に増加する。これは、
Ｉ Ｘ １×１０１９／ｃｍ３以上の濃度ではベース活
性領域のバンドギャップの縮小効果が顕著となるので、
（１）式においてｓｘｐ （ΔＥ ｇ／ ｋ Ｔ ）
の因子が急激に増大するからである。この７７にの低温
における電流増幅率ｈＦｓの増加は極めて急激に起り、
従来技術によるバイポーラトランジスタの特性測定値の
外挿や類推ではとうてい予想できない質的に新しい動作
機構を含んでいる。
７Ｋにおけるエミッタ接地電流増幅率ｈＦＥのベース不
純物濃度依存性を示す。ここでエミッタ濃度ＮＥはＩ
Ｘ １０工８／ａ＆とした。同図に実線で示すように、
ベース活性領域の不純物濃度ＮＲが低い場合には、エミ
ッタ接地電流増幅率ｈＦｐはベース活性領域の不純物の
濃度Ｎ８が増加すると減少する。これは前述の式（１）
においてｈＦＥ０が小さくなるからであり、従来がら広
く知られている。しかし、ベース活性領域の不純物の濃
度ＮａがＩ Ｘ １０１δ／ｄを越えると電流増幅率ｈ
ＦＥはベース濃度増加に伴い急激に増加する。これは、
Ｉ Ｘ １×１０１９／ｃｍ３以上の濃度ではベース活
性領域のバンドギャップの縮小効果が顕著となるので、
（１）式においてｓｘｐ （ΔＥ ｇ／ ｋ Ｔ ）
の因子が急激に増大するからである。この７７にの低温
における電流増幅率ｈＦｓの増加は極めて急激に起り、
従来技術によるバイポーラトランジスタの特性測定値の
外挿や類推ではとうてい予想できない質的に新しい動作
機構を含んでいる。
前記したＨ、Ｙａｇｉらが提案した第４図に示す構造は
エミッタ・ベース間の接合部においてエミッタ不純物の
ａ度がベース活性領域の濃度に比へて低い点においては
本発明と似ているが、文献の著者らがベース活性領域の
濃度として９Ｘ１０１６／ｄという低感度値を用いてい
る点において本発明とは構造上明らかな相違がある。
エミッタ・ベース間の接合部においてエミッタ不純物の
ａ度がベース活性領域の濃度に比へて低い点においては
本発明と似ているが、文献の著者らがベース活性領域の
濃度として９Ｘ１０１６／ｄという低感度値を用いてい
る点において本発明とは構造上明らかな相違がある。
またエミッタ領域の不純物濃度がベース活性領域のそれ
よりも低濃度であるバイポーラトランジスタは、ベース
・エミッタ間にヘテロ接合をもつバイポーラトランジス
タにおいても既に試みられている。先に述べたように「
超高速化合物半導体デバイスＪＪ（培風館１９８６年）
第１０８頁に「ホモ接合では不可能なＮＥ＜１０１６画
−３、ＰＲ＞１０１９ａｎ−３としベース抵抗を下げ、
エミッターベース容量の小さいＨＢＴが実現できる」
（ここでＮＥ、ＰＢはそれぞれエミッタ、ベースの不純
物濃度であり、ＨＢＴはへテロ接合バイポーラトランジ
スタの略）と記されているようにエミッタ・ベース間に
ホモ接合（同一材料による接合）を持つ本発明のような
トランジスタでは本発明のような濃度分布を持つと電流
増幅率が小さくなりすぎて実用的でないと従来考えられ
てきた。すなわち第１２図において破線のような特性を
示すと予想されていたのである。
よりも低濃度であるバイポーラトランジスタは、ベース
・エミッタ間にヘテロ接合をもつバイポーラトランジス
タにおいても既に試みられている。先に述べたように「
超高速化合物半導体デバイスＪＪ（培風館１９８６年）
第１０８頁に「ホモ接合では不可能なＮＥ＜１０１６画
−３、ＰＲ＞１０１９ａｎ−３としベース抵抗を下げ、
エミッターベース容量の小さいＨＢＴが実現できる」
（ここでＮＥ、ＰＢはそれぞれエミッタ、ベースの不純
物濃度であり、ＨＢＴはへテロ接合バイポーラトランジ
スタの略）と記されているようにエミッタ・ベース間に
ホモ接合（同一材料による接合）を持つ本発明のような
トランジスタでは本発明のような濃度分布を持つと電流
増幅率が小さくなりすぎて実用的でないと従来考えられ
てきた。すなわち第１２図において破線のような特性を
示すと予想されていたのである。
なおエミッタ領域の不純物濃度の下限値は、以下に述べ
る方法によって決めることができる。
る方法によって決めることができる。
第１３（Ａ）図に示すように本発明の構造においては、
エミッタ・ベース間の接合近傍に低不純物濃度エミツタ
層９を有するが、エミッタ電極２２を取り出す金属・半
導体の接合付近のエミッタ領域では接触抵抗を小さくす
るために５Ｘ１０１９／−以上の高濃度エミッタ領域１
を具備する必要がある。しかし低濃度エミッタ領域９の
濃度が低すぎるとエミッタ・ベース間の空乏層２３が高
濃度エミッタ１領域の近傍に達してしまう。この結果、
トランジスタ特性は高濃度エミッタ領域１におけるバン
ドギャップ縮小の影響を受けて電流増幅率が減少してし
まう。これを避けるためには、低濃度エミッタ９領域の
深さＷに比べ空乏層２３の幅Ｗ ｄｅ ｐ を小さくす
ればよい。具体的には空乏層幅Ｗ ｔ ｅ Ｆは低濃度
多結晶シリコンエミッタ領域９の深さＷの１１５以下で
あることが望ましい。
エミッタ・ベース間の接合近傍に低不純物濃度エミツタ
層９を有するが、エミッタ電極２２を取り出す金属・半
導体の接合付近のエミッタ領域では接触抵抗を小さくす
るために５Ｘ１０１９／−以上の高濃度エミッタ領域１
を具備する必要がある。しかし低濃度エミッタ領域９の
濃度が低すぎるとエミッタ・ベース間の空乏層２３が高
濃度エミッタ１領域の近傍に達してしまう。この結果、
トランジスタ特性は高濃度エミッタ領域１におけるバン
ドギャップ縮小の影響を受けて電流増幅率が減少してし
まう。これを避けるためには、低濃度エミッタ９領域の
深さＷに比べ空乏層２３の幅Ｗ ｄｅ ｐ を小さくす
ればよい。具体的には空乏層幅Ｗ ｔ ｅ Ｆは低濃度
多結晶シリコンエミッタ領域９の深さＷの１１５以下で
あることが望ましい。
空乏層幅ＷｄｔＩＰは次式で与えられる。
ここで、Ｅは半導体の誘電率、Ｖｔ＋＋はベース・エミ
ッタ間のビルトイン電圧、ＶＢＥはベース・エミッタ間
電圧、ｑは電子の電荷量、ＮＥは低濃度エミッタ９の不
純物濃度である。動作状態ではＶｂＩ ＶＢＥは約０．
ＩＶであることを考慮すると、低、Ｓ度エミッタ９の１
度ＮＥは１／ｃｄの単位で次の不等式を満たすことが必
要となる。
ッタ間のビルトイン電圧、ＶＢＥはベース・エミッタ間
電圧、ｑは電子の電荷量、ＮＥは低濃度エミッタ９の不
純物濃度である。動作状態ではＶｂＩ ＶＢＥは約０．
ＩＶであることを考慮すると、低、Ｓ度エミッタ９の１
度ＮＥは１／ｃｄの単位で次の不等式を満たすことが必
要となる。
ここでεはＦ／（１）という単位で与え、ｑは１．６Ｘ
１０−１９、Ｗは■で与える。なお式（４）は第１３
図（Ｂ）に示すような構造にも同様に適用できる。
１０−１９、Ｗは■で与える。なお式（４）は第１３
図（Ｂ）に示すような構造にも同様に適用できる。
第１３図（Ｂ）においては、Ｓｉ基板の上に多結晶シリ
コン、非結晶シリコン、あるいはこれらを再結晶化した
シリコンから成る低濃度エミッタ領域４６と高濃度エミ
ッタ領域４７を積み上げて本発明を構成した例である。
コン、非結晶シリコン、あるいはこれらを再結晶化した
シリコンから成る低濃度エミッタ領域４６と高濃度エミ
ッタ領域４７を積み上げて本発明を構成した例である。
本発明のバイポーラトランジスタは２００に以下の温度
においても実用上十分大きな電流増幅率をもつ。また、
ベース活性領域の不純物濃度が高いためにベース抵抗が
小さい、さらにエミッタの不純物濃度が低いためにベー
ス・エミッタ間の接合８敏が小さいという特徴により高
速動作が可能である。またこれらの優れた性能を容易な
製造技術によって得ることができる。
においても実用上十分大きな電流増幅率をもつ。また、
ベース活性領域の不純物濃度が高いためにベース抵抗が
小さい、さらにエミッタの不純物濃度が低いためにベー
ス・エミッタ間の接合８敏が小さいという特徴により高
速動作が可能である。またこれらの優れた性能を容易な
製造技術によって得ることができる。
また、バイポーラトランジスタを低温で動作させると、
電流；Ｗ動能力の指櫻であるトランスコンダクタンスｇ
、が大きくなる。よく知られているようにｇ、は次式で
あられされる。
電流；Ｗ動能力の指櫻であるトランスコンダクタンスｇ
、が大きくなる。よく知られているようにｇ、は次式で
あられされる。
Ｔ
ここで９は電子の電荷量、ｋはボルツマン定数、Ｔは絶
対温度、Ｉｃはコレクタ電流である。この式から温度Ｔ
が小さいとトランスコンダクタンスが大きくなることは
明らかである。本発明によって２００に以下の低温にお
いても実用上十分太きな電流増幅率で動作しうるバイポ
ーラトランジスタが得られたので、低温においてバイポ
ーラトランジスタが高い電流駆動能力を示すという上記
性質を十分発揮した高性能なバイポーラトランジスタが
実現できる。
対温度、Ｉｃはコレクタ電流である。この式から温度Ｔ
が小さいとトランスコンダクタンスが大きくなることは
明らかである。本発明によって２００に以下の低温にお
いても実用上十分太きな電流増幅率で動作しうるバイポ
ーラトランジスタが得られたので、低温においてバイポ
ーラトランジスタが高い電流駆動能力を示すという上記
性質を十分発揮した高性能なバイポーラトランジスタが
実現できる。
以下詳細に説明する実施例の全てにおいて１図示されて
いない冷却装置（例えば、液体ヘリウム、液体チッ素、
液体空気、フレオンガス等を用いるべ もの又はツルμｍサイクル等を用いた冷却機）によって
半導体基板は室温（３００Ｋ）以下の低温動作温度（例
えば２００に、１５０に、７７Ｋ）に冷却されている。
いない冷却装置（例えば、液体ヘリウム、液体チッ素、
液体空気、フレオンガス等を用いるべ もの又はツルμｍサイクル等を用いた冷却機）によって
半導体基板は室温（３００Ｋ）以下の低温動作温度（例
えば２００に、１５０に、７７Ｋ）に冷却されている。
本発明で定義する半導体装置とは、半導体基板と上記の
如く実質的に２００に以下の動作温度に冷却するための
冷却装置ｄとの組合せからなる袋口を意味するものであ
る。
如く実質的に２００に以下の動作温度に冷却するための
冷却装置ｄとの組合せからなる袋口を意味するものであ
る。
実施例１
第１図（Ａ）及び（Ｂ）は１本発明の第１の実施例を示
すｎｐｎシリコンバイポーラトランジスタの断面図及び
ＣＣ′における不純物分布を示す図である。
すｎｐｎシリコンバイポーラトランジスタの断面図及び
ＣＣ′における不純物分布を示す図である。
本実施例では半導体基板としてはシリコンを用いている
。図において１はｎ型シリコンの高不純物濃度エミッタ
領域、９はｎ型シリコンの低不純物濃度エミッタ領域、
４１は高不純物濃度多結晶エミッタ領域、２はＰ型シリ
コンのベース活性領域、３は高不純物濃度にドープされ
たＰ型シリコンの外部ベース領域、４はｎ型シリコンの
低不純物濃度コレクタ領域、５はｎ型シリコンの高不純
物濃度コレクタ領域、６，７はＳｉＯ２膜、８はｐ型シ
リコン基板、１０はＰ型チャネルストッパ領域である。
。図において１はｎ型シリコンの高不純物濃度エミッタ
領域、９はｎ型シリコンの低不純物濃度エミッタ領域、
４１は高不純物濃度多結晶エミッタ領域、２はＰ型シリ
コンのベース活性領域、３は高不純物濃度にドープされ
たＰ型シリコンの外部ベース領域、４はｎ型シリコンの
低不純物濃度コレクタ領域、５はｎ型シリコンの高不純
物濃度コレクタ領域、６，７はＳｉＯ２膜、８はｐ型シ
リコン基板、１０はＰ型チャネルストッパ領域である。
この高不純物濃度エミッタ領域１゜及び高不純物濃度の
コレクタ領域５は、ひ素（Ａｓ）、リン（Ｐ）、アンチ
モン（ｓｂ）などの公知のｎ型不純物をｌＸｌ０工９／
ｃｎ？以上の濃度でシリコンに導入して形成した低抵抗
領域である。
コレクタ領域５は、ひ素（Ａｓ）、リン（Ｐ）、アンチ
モン（ｓｂ）などの公知のｎ型不純物をｌＸｌ０工９／
ｃｎ？以上の濃度でシリコンに導入して形成した低抵抗
領域である。
低不純物濃度エミッタ領域９は、Ａｓ、Ｐ、Ｓｂなどの
ｎ型不純物を、ベース活性領域２におけるｐ型不純物濃
度の最大値よりも低い濃度だけ、イオン打ち込み、熱拡
散、エピタキシャル成長法。
ｎ型不純物を、ベース活性領域２におけるｐ型不純物濃
度の最大値よりも低い濃度だけ、イオン打ち込み、熱拡
散、エピタキシャル成長法。
ＣＶＤ法（化学気相成長法）などの公知の不純物領域形
成法を用いて形成する。エミッタ領域９におけるバンド
ギャップ縮小の効果を避けるため、この低濃度エミッタ
領域９は５Ｘ１０”δ／ｄ以下であることが望ましい。
成法を用いて形成する。エミッタ領域９におけるバンド
ギャップ縮小の効果を避けるため、この低濃度エミッタ
領域９は５Ｘ１０”δ／ｄ以下であることが望ましい。
また同濃度値の下限は式（４）により計算することがで
き、例えば低濃度領域９の深さＷが０．３ μｍの場
合には上記下限が３．７ Ｘ １０１６／ｆｆ１以上で
あることが少なくとも必要である。低濃度エミツタ層９
の効果を明らかにするには空乏層２３をＷの１１５程度
にすることが望ましい。また、高不純物濃度エミッタ領
域１におけるバンドギャップの縮小がトランジスタの動
作特性に影響を与えるのを避けるために、高不純物濃度
エミッタ領域１とベース活性領域２の間の距離（すなわ
ち低不純物濃度エミッタ領域９の幅）は０．１μｍ以上
あることが望ましい。またＰ型ベース活性領域２は、は
う素（Ｂ）などの公知のＰ型不純物を使い、イオン打ち
込み、熱拡散、エピタキシャル成長法などの公知の不純
物領域形成法を用いて形成する。このｐ型ベース活性領
域２の不純物濃度の最大値はｌＸ１０１６／ｄ以上であ
る。また第１図（Ｂ）に示すようにｐ型ベース活性領域
２の不純物濃度分布は、エミッタ９との接合部からコレ
クタ４との接合部に向ってに１度が減少するように設定
されている。こうすることによって、ベース領域に内、
＠電界を生じ、ベース中での電子の走行速度が加速され
るので、高速動作に適する。
き、例えば低濃度領域９の深さＷが０．３ μｍの場
合には上記下限が３．７ Ｘ １０１６／ｆｆ１以上で
あることが少なくとも必要である。低濃度エミツタ層９
の効果を明らかにするには空乏層２３をＷの１１５程度
にすることが望ましい。また、高不純物濃度エミッタ領
域１におけるバンドギャップの縮小がトランジスタの動
作特性に影響を与えるのを避けるために、高不純物濃度
エミッタ領域１とベース活性領域２の間の距離（すなわ
ち低不純物濃度エミッタ領域９の幅）は０．１μｍ以上
あることが望ましい。またＰ型ベース活性領域２は、は
う素（Ｂ）などの公知のＰ型不純物を使い、イオン打ち
込み、熱拡散、エピタキシャル成長法などの公知の不純
物領域形成法を用いて形成する。このｐ型ベース活性領
域２の不純物濃度の最大値はｌＸ１０１６／ｄ以上であ
る。また第１図（Ｂ）に示すようにｐ型ベース活性領域
２の不純物濃度分布は、エミッタ９との接合部からコレ
クタ４との接合部に向ってに１度が減少するように設定
されている。こうすることによって、ベース領域に内、
＠電界を生じ、ベース中での電子の走行速度が加速され
るので、高速動作に適する。
また、ｎ型低不純物濃度コレクタ領域４は、低不純物濃
度エミッタ領ｈｊＪ９より低い濃度で形成し、これによ
ってベース・コレクタ間の接合容量を小さくしている。
度エミッタ領ｈｊＪ９より低い濃度で形成し、これによ
ってベース・コレクタ間の接合容量を小さくしている。
本実施例では特に、高不純物濃度エミッタ領域１形成用
の不純物としてはＡｓを用いて不純物１度をｌ Ｘ １
０”／ｃｉ、低不純物濃度エミッタ９の形成用不純物と
してはｓｂを用いて不純物濃度を８Ｘ１０１７／ａｎ？
程度に形成した。ｓｂは不純物準位が浅いために低温動
作時にキャリアの凍結の影響を受けにくいという利点も
ある。またＰ型べ−ス活性領域２の不純物としてはＢを
用いて不純物濃度の最大値を３ Ｘ １０”／ＣＩ！＋
とした。ｎ型低不純物濃度コレクタ領域４の不純物とし
てはＰを用いて不純物濃度を５Ｘ１０１５ ／ 、？と
した。
の不純物としてはＡｓを用いて不純物１度をｌ Ｘ １
０”／ｃｉ、低不純物濃度エミッタ９の形成用不純物と
してはｓｂを用いて不純物濃度を８Ｘ１０１７／ａｎ？
程度に形成した。ｓｂは不純物準位が浅いために低温動
作時にキャリアの凍結の影響を受けにくいという利点も
ある。またＰ型べ−ス活性領域２の不純物としてはＢを
用いて不純物濃度の最大値を３ Ｘ １０”／ＣＩ！＋
とした。ｎ型低不純物濃度コレクタ領域４の不純物とし
てはＰを用いて不純物濃度を５Ｘ１０１５ ／ 、？と
した。
このような構造を有するｎｐｎシリコンバイポーラトラ
ンジスタを動作させると、ベース活性領域２におけるバ
ンドギャップが低不純物濃度エミッタ領域９におけるバ
ンドギャップより小さいので、２００に以下の低温にお
いて従来のトランジスタとは異なる動作機構により動作
する。すなわち本発明においては、第７図に示すように
ベースからエミッタに正孔１８が逆注入されるのを防ぐ
のにポテンシャルバリア１９による排斥効果を用いてい
る。これに対し従来技術ではベースの不純物濃度をエミ
ッタより小さくしてベースの正孔密度を小さくし、これ
によって正孔の逆注入電流を小さくする方法を用いてい
るという違いがある。
ンジスタを動作させると、ベース活性領域２におけるバ
ンドギャップが低不純物濃度エミッタ領域９におけるバ
ンドギャップより小さいので、２００に以下の低温にお
いて従来のトランジスタとは異なる動作機構により動作
する。すなわち本発明においては、第７図に示すように
ベースからエミッタに正孔１８が逆注入されるのを防ぐ
のにポテンシャルバリア１９による排斥効果を用いてい
る。これに対し従来技術ではベースの不純物濃度をエミ
ッタより小さくしてベースの正孔密度を小さくし、これ
によって正孔の逆注入電流を小さくする方法を用いてい
るという違いがある。
上記正孔に対するポテンシャルバリア１９の効果は２０
０に以下で顕著となり、第８図乃至第１１図に示す最適
濃度領域の明らかな差となって現れる。これは従来知ら
れていなかったことである。
０に以下で顕著となり、第８図乃至第１１図に示す最適
濃度領域の明らかな差となって現れる。これは従来知ら
れていなかったことである。
このため本発明では、エミッタからベースに注入される
電子の注入効率を著しく向上することができる。このた
め本実施例で示したような、ベース活性領域２の不純物
濃度が低濃度エミッタ領域９の不純物濃度よりも大きい
構造にしても、実用上十分大きな電流増幅率を得ること
ができる。
電子の注入効率を著しく向上することができる。このた
め本実施例で示したような、ベース活性領域２の不純物
濃度が低濃度エミッタ領域９の不純物濃度よりも大きい
構造にしても、実用上十分大きな電流増幅率を得ること
ができる。
また、第２図、第４図に示した従来技術で作成したバイ
ポーラトランジスタよりもベース活性領域の不純物′Ｉ
！ＡＪｉ！Ｌを高くできるのでベース抵抗が小さく、高
周波特性に優れ、高速動作に適する。ベース抵抗値とし
ては従来型の１／１０以下という極めて小さい値が実現
でき、これによって本発明を用いたＥＣＬ （エミッタ
カップルド ロジック）回路の遅延時間を１／１０以
下にすることが可能となる。また、エミッタ領域９の濃
度が低いために、エミッタベース間の接合容量が小さく
、高速動作に適しており、またエミッタ・ベース間の接
合耐圧も高くできる。さらに本実施例は２００に以下の
低温槽中においても動作しつるので、トランスコンダク
タンスの極めて大きいバイポーラトランジスタを得るこ
とができる。
ポーラトランジスタよりもベース活性領域の不純物′Ｉ
！ＡＪｉ！Ｌを高くできるのでベース抵抗が小さく、高
周波特性に優れ、高速動作に適する。ベース抵抗値とし
ては従来型の１／１０以下という極めて小さい値が実現
でき、これによって本発明を用いたＥＣＬ （エミッタ
カップルド ロジック）回路の遅延時間を１／１０以
下にすることが可能となる。また、エミッタ領域９の濃
度が低いために、エミッタベース間の接合容量が小さく
、高速動作に適しており、またエミッタ・ベース間の接
合耐圧も高くできる。さらに本実施例は２００に以下の
低温槽中においても動作しつるので、トランスコンダク
タンスの極めて大きいバイポーラトランジスタを得るこ
とができる。
また、本構造においては高濃度活性ベース２と低１度コ
レクタ領域４との間にも正孔に対するバリアが形成され
る。このためベース・コレクタ間が順方向バイアスの状
態、すなわち飽和動作においても低濃度コレクタへの正
孔の注入が極めて小さいという特長をもつ。従って、本
トランジスタは低温動作下では、飽和動作をしていても
高速に動作する。
レクタ領域４との間にも正孔に対するバリアが形成され
る。このためベース・コレクタ間が順方向バイアスの状
態、すなわち飽和動作においても低濃度コレクタへの正
孔の注入が極めて小さいという特長をもつ。従って、本
トランジスタは低温動作下では、飽和動作をしていても
高速に動作する。
実施例２
第１４図（Ａ）及び（Ｂ）は本発明による第２の実施例
のｎｐｎシリコンバイポーラトランジスタの断面図及び
ｄｄ’における不純物分布を示す図である。図において
第１図と同符号のものは同一のものを示す。２５．３１
は本発明によるバイポーラトランジスタと同一基板上に
形成された、ｎチャネル及びｐチャネル絶縁ゲート型電
界効果トランジスタであり、２８．３４はゲート電極、
２６．２７はそれぞれｎ型ソース及びドレイン領域、３
２．３３はＰ型ソース及びドレイン領域、２９．３５は
５ｉＯｚで形成したゲート絶縁膜、３０．３６はそれぞ
れｐ型及びｎ型ウェル領域である。
のｎｐｎシリコンバイポーラトランジスタの断面図及び
ｄｄ’における不純物分布を示す図である。図において
第１図と同符号のものは同一のものを示す。２５．３１
は本発明によるバイポーラトランジスタと同一基板上に
形成された、ｎチャネル及びｐチャネル絶縁ゲート型電
界効果トランジスタであり、２８．３４はゲート電極、
２６．２７はそれぞれｎ型ソース及びドレイン領域、３
２．３３はＰ型ソース及びドレイン領域、２９．３５は
５ｉＯｚで形成したゲート絶縁膜、３０．３６はそれぞ
れｐ型及びｎ型ウェル領域である。
この実施例においては、エミッタ１，９がベース取り出
し部４２をはさみ込む位置に形成しており、このためベ
ース３、コレクタ４間の寄生接合容量が小さいので高速
に動作する。また、ベース電極引き出し部４２とエミッ
タ領域１，９とが厚い絶縁膜で分離されている。この厚
い絶縁膜は、絶縁ゲート型電界効果トランジスタの素子
間分離領域の形成工程と同時に形成することが可能であ
る。従って、ｐ型ベース領域２及び３を形成する工程を
除けば、絶縁ゲート型電界効果トランジスタを形成する
工程によって同時にバイポーラトランジスタを形成でき
るので、製造が容易であるという利点をもつ。
し部４２をはさみ込む位置に形成しており、このためベ
ース３、コレクタ４間の寄生接合容量が小さいので高速
に動作する。また、ベース電極引き出し部４２とエミッ
タ領域１，９とが厚い絶縁膜で分離されている。この厚
い絶縁膜は、絶縁ゲート型電界効果トランジスタの素子
間分離領域の形成工程と同時に形成することが可能であ
る。従って、ｐ型ベース領域２及び３を形成する工程を
除けば、絶縁ゲート型電界効果トランジスタを形成する
工程によって同時にバイポーラトランジスタを形成でき
るので、製造が容易であるという利点をもつ。
本実施例ではバイポーラトランジスタと絶縁ゲート型電
界効果トランジスタを同一基板上に形成しているため、
この両者を組み合わせたＢｉ−ＣＭＯ８回路構成（後述
する第２２図参照）が可能となり、高性能の低温動作Ｂ
ｉ−ＣＭＯ８半導体装置が実現できる。特に２００に以
下の低温では、バイポーラトランジスタと絶縁ゲート型
電界効果トランジスタの両者の高速動作が可能となるた
め、極めて高速に動作する半導体装置が実現できる。ま
た本実施例では第１４図（Ｂ）に示されているように低
濃度エミッタ領域９と低濃度コレクタ領域４とがほぼ等
しい濃度に形成されている。
界効果トランジスタを同一基板上に形成しているため、
この両者を組み合わせたＢｉ−ＣＭＯ８回路構成（後述
する第２２図参照）が可能となり、高性能の低温動作Ｂ
ｉ−ＣＭＯ８半導体装置が実現できる。特に２００に以
下の低温では、バイポーラトランジスタと絶縁ゲート型
電界効果トランジスタの両者の高速動作が可能となるた
め、極めて高速に動作する半導体装置が実現できる。ま
た本実施例では第１４図（Ｂ）に示されているように低
濃度エミッタ領域９と低濃度コレクタ領域４とがほぼ等
しい濃度に形成されている。
このためエミッタとコレクタを逆転させてもほぼ同等の
性能を得ることができるという特徴を有する。
性能を得ることができるという特徴を有する。
実施例３
第１５図（Ａ）及び（Ｂ）は本発明による第３の実施例
のｎｐｎバイポーラトランジスタの断面図及びｅｅ’に
おける不純物分布を示す図である。
のｎｐｎバイポーラトランジスタの断面図及びｅｅ’に
おける不純物分布を示す図である。
本実施例の構造は第１．第２の実施例の構造とは異なり
、エミッタ領域１が基板の深い部分に埋め込まれており
、コレクタ領域５が基板表面に形成されている。活性ベ
ース領域２の不純物濃度の最大値はＩ Ｘ Ｉ Ｏ１９
／ｃｉであり、低濃度エミッタ９の不純物感度は３Ｘ１
０”／Ｇ＋？であり、コレクタ５の不純物濃度は３ Ｘ
１０１９／ｃｄである。
、エミッタ領域１が基板の深い部分に埋め込まれており
、コレクタ領域５が基板表面に形成されている。活性ベ
ース領域２の不純物濃度の最大値はＩ Ｘ Ｉ Ｏ１９
／ｃｉであり、低濃度エミッタ９の不純物感度は３Ｘ１
０”／Ｇ＋？であり、コレクタ５の不純物濃度は３ Ｘ
１０１９／ｃｄである。
本実施例の構造では、ベース不純物領域２，３が基板表
面近傍に形成されているのでこれを低エネルギーのイオ
ン打ち込みで形成でき、また、コレクタ５とベースの不
純物の拡散速度の差を利用して容易に巾の小さいベース
２，３を形成することができるという特徴がある。ただ
し、本実施例の構造では、逆方向すなわちコレクタ５を
エミッタとして用いた回路構成は電流増幅率が小さいの
で使えないという欠点がある。
面近傍に形成されているのでこれを低エネルギーのイオ
ン打ち込みで形成でき、また、コレクタ５とベースの不
純物の拡散速度の差を利用して容易に巾の小さいベース
２，３を形成することができるという特徴がある。ただ
し、本実施例の構造では、逆方向すなわちコレクタ５を
エミッタとして用いた回路構成は電流増幅率が小さいの
で使えないという欠点がある。
第１６図（Ａ）〜（Ｃ）は本発明のバイポーラトランジ
スタの製造プロセスの一例を示す工程断面図である。ま
ず、同図（Ａ）に示すようにＰ型Ｓｉ基Ｆ２８の表面に
高不純物濃度ｎ型コレクタ領域５を形成する。次に厚さ
０．３〜２μｍのｎ型単結晶４４を基板上にエピタキシ
ャル成長させる。
スタの製造プロセスの一例を示す工程断面図である。ま
ず、同図（Ａ）に示すようにＰ型Ｓｉ基Ｆ２８の表面に
高不純物濃度ｎ型コレクタ領域５を形成する。次に厚さ
０．３〜２μｍのｎ型単結晶４４を基板上にエピタキシ
ャル成長させる。
次に同図（Ｂ）に示すように、５〜３０ｎｍの薄い５ｉ
Ｏｚ膜７を形成し、その後０．３〜３μｍの厚い分離用
５ｉＯｚ膜６を選択酸化して形成する。次にコレクタ電
極取り出し口となる高不純物濃度のｎ型領域３８をリン
（Ｐ）の不純物拡散により形成する。さらにｐ型不純物
１例えばＢを１００〜４００ＫａＶ程度の打ち込みエネ
ルギードーズ量２Ｘ１０工８〜１ｘｌＯ”／ａＪ程度の
条件でイオン打ち込みし、ｐ型ベース領域２を形成する
。このときのＰ型ベース活性領域２の不純物濃度はｌＸ
１０１８〜１ ｘ １０”／ｃｎ程度である。さらにｎ
型不純物、例えばＰをドーズ１ｔ５ｘ１０１１〜Ｉ Ｘ
１０１３／ａｄ程度打ち込んで低不純物濃度エミツタ
層９を形成する。次に同図（Ｃ）に示すように、Ｐ型ベ
ース電極数り出し領域３をイオン打ち込み、熱拡散など
の公知の不純物導入法を用いて形成する。次にｎ型エミ
ッタ領域ｌを、例えばＡｓをドーズｆｉＩＸ １０”
〜Ｉ Ｘ Ｉ Ｏ１６／ｃｄの条件でイオン打Ｖ込み法
により形成する。最後に電極４５を形成し、目的とする
高性能バイポーラトランジスタを実現する。なお、トラ
ンジスタの高周波性能を改善するにはベース幅を小さく
することが必要である。このため製造プロセス中におけ
る熱処理はなるべｉ低温あるいは短時間で行うことが望
ましい。
Ｏｚ膜７を形成し、その後０．３〜３μｍの厚い分離用
５ｉＯｚ膜６を選択酸化して形成する。次にコレクタ電
極取り出し口となる高不純物濃度のｎ型領域３８をリン
（Ｐ）の不純物拡散により形成する。さらにｐ型不純物
１例えばＢを１００〜４００ＫａＶ程度の打ち込みエネ
ルギードーズ量２Ｘ１０工８〜１ｘｌＯ”／ａＪ程度の
条件でイオン打ち込みし、ｐ型ベース領域２を形成する
。このときのＰ型ベース活性領域２の不純物濃度はｌＸ
１０１８〜１ ｘ １０”／ｃｎ程度である。さらにｎ
型不純物、例えばＰをドーズ１ｔ５ｘ１０１１〜Ｉ Ｘ
１０１３／ａｄ程度打ち込んで低不純物濃度エミツタ
層９を形成する。次に同図（Ｃ）に示すように、Ｐ型ベ
ース電極数り出し領域３をイオン打ち込み、熱拡散など
の公知の不純物導入法を用いて形成する。次にｎ型エミ
ッタ領域ｌを、例えばＡｓをドーズｆｉＩＸ １０”
〜Ｉ Ｘ Ｉ Ｏ１６／ｃｄの条件でイオン打Ｖ込み法
により形成する。最後に電極４５を形成し、目的とする
高性能バイポーラトランジスタを実現する。なお、トラ
ンジスタの高周波性能を改善するにはベース幅を小さく
することが必要である。このため製造プロセス中におけ
る熱処理はなるべｉ低温あるいは短時間で行うことが望
ましい。
あるいはランプアニールによって熱処理を短時間に行う
ことも有効である。さらには、ベース形成工程を製造工
程全体のうちのなるべく後半に行ない熱処理時間を短縮
することも有効である。
ことも有効である。さらには、ベース形成工程を製造工
程全体のうちのなるべく後半に行ない熱処理時間を短縮
することも有効である。
実施例４
第１７図（Ａ）及び（Ｂ）は、本発明の第４の実施例を
示すｎｐｎシリコンバイボーラトランズタの断面図及び
ＣＣ′における不純物分布を示す図である。
示すｎｐｎシリコンバイボーラトランズタの断面図及び
ＣＣ′における不純物分布を示す図である。
本実施例では半導体基板としてはシリコンを用いている
。図において４７はｎ型シリコンの高不純物１度多結晶
シリコンエミッタ領域、４６はｎ型シリコンの低不純物
濃度多結晶シリコンエミッタ領域、２２はエミッタ金、
＠電極層、２はｎ型シリコンのベース活性領域、３はｎ
型シリコンの外部ベース領域、４はｎ型シリコンの低不
純物濃度コレクタ領域、５はｎ型シリコンの高不純物１
度コレクタ領域、６，７はＳｉＯ２膜、８はＰ型シリコ
ン基板、１０はｐ型チャネルストッパ領域である。ここ
で高不純物濃度の多結晶シリコンエミッタ領域４７、及
び高不純物濃度のコレクタ領域５は、ひ素（Ａｓ）、リ
ン（Ｐ）、アンチモン（ｓｂ）などの公知のｎ型不純物
を１×１０１ｉｌ／ｄ以上の′ａ度でシリコンに導入し
て形成した低抵抗領域である。低不純物濃度多結晶シリ
コンエミッタ領域４６は、Ａｓ、Ｐ、Ｓｂなどのｎ型不
純物を、ベース活性領域２におけるｐ型不純物濃度の最
大値よりも低い濃度だけ、イオン打ち込み、熱拡散、エ
ビタキャル成長法、ＣＶＤ法（化学気相成長法）などの
公知の不純物領域形成法を用いて形成する。エミッタ領
域４６におけるバンドギャップ縮小の効果を避けるため
、この低濃度エミッタ領域９はｌＸｌ０”／ｃ＋ｄ以下
であることが望ましい。また同濃度値の下限は式（４）
により計算することができ、例えば低濃度領域の深さＷ
が０．３．ｕｍの場合には３．７ ｘ １０１６／ａ１
１以上であることが少なくとも必要である。低濃度エミ
ツタ層の効果を明らかにするには空乏層２３をＷの１１
５程度にすることが望ましい。また、高不純物濃度エミ
ッタ領域１におけるバンドギャップの縮小がトランジス
タの動作特性に影響を与えるのを避けるために、高不純
物濃度エミッタ領域４７とベース活性領域２の間の距離
（すなわち低不純物濃度エミッタ領域４６の幅）は０．
１μｍ以上あることが望ましい。またｐ型ベース活性領
域２は、はう素（。Ｂ）などの公知のｐ型不純物を使い
、イオン打ち込み、熱拡散、エビタキャル成長法などの
公知の不純物領域形成法を用いて形成する。このｐ型ベ
ース活性領域２の不純物濃度の最大値はｌＸｌ０”／ａ
Ｊ以上である。また第１７図（Ｂ）に示すようにｐ型ベ
ース活性領域２の不純物濃度分布は、エミッタ４６との
接合部からコレクタ４との接合部に向って濃度が減少す
るように設定されている。こうすることによって、ベー
ス領域に内蔵電界を生じ、ベース中での電子の走行速度
が加速されるので、高速動作に適する。
。図において４７はｎ型シリコンの高不純物１度多結晶
シリコンエミッタ領域、４６はｎ型シリコンの低不純物
濃度多結晶シリコンエミッタ領域、２２はエミッタ金、
＠電極層、２はｎ型シリコンのベース活性領域、３はｎ
型シリコンの外部ベース領域、４はｎ型シリコンの低不
純物濃度コレクタ領域、５はｎ型シリコンの高不純物１
度コレクタ領域、６，７はＳｉＯ２膜、８はＰ型シリコ
ン基板、１０はｐ型チャネルストッパ領域である。ここ
で高不純物濃度の多結晶シリコンエミッタ領域４７、及
び高不純物濃度のコレクタ領域５は、ひ素（Ａｓ）、リ
ン（Ｐ）、アンチモン（ｓｂ）などの公知のｎ型不純物
を１×１０１ｉｌ／ｄ以上の′ａ度でシリコンに導入し
て形成した低抵抗領域である。低不純物濃度多結晶シリ
コンエミッタ領域４６は、Ａｓ、Ｐ、Ｓｂなどのｎ型不
純物を、ベース活性領域２におけるｐ型不純物濃度の最
大値よりも低い濃度だけ、イオン打ち込み、熱拡散、エ
ビタキャル成長法、ＣＶＤ法（化学気相成長法）などの
公知の不純物領域形成法を用いて形成する。エミッタ領
域４６におけるバンドギャップ縮小の効果を避けるため
、この低濃度エミッタ領域９はｌＸｌ０”／ｃ＋ｄ以下
であることが望ましい。また同濃度値の下限は式（４）
により計算することができ、例えば低濃度領域の深さＷ
が０．３．ｕｍの場合には３．７ ｘ １０１６／ａ１
１以上であることが少なくとも必要である。低濃度エミ
ツタ層の効果を明らかにするには空乏層２３をＷの１１
５程度にすることが望ましい。また、高不純物濃度エミ
ッタ領域１におけるバンドギャップの縮小がトランジス
タの動作特性に影響を与えるのを避けるために、高不純
物濃度エミッタ領域４７とベース活性領域２の間の距離
（すなわち低不純物濃度エミッタ領域４６の幅）は０．
１μｍ以上あることが望ましい。またｐ型ベース活性領
域２は、はう素（。Ｂ）などの公知のｐ型不純物を使い
、イオン打ち込み、熱拡散、エビタキャル成長法などの
公知の不純物領域形成法を用いて形成する。このｐ型ベ
ース活性領域２の不純物濃度の最大値はｌＸｌ０”／ａ
Ｊ以上である。また第１７図（Ｂ）に示すようにｐ型ベ
ース活性領域２の不純物濃度分布は、エミッタ４６との
接合部からコレクタ４との接合部に向って濃度が減少す
るように設定されている。こうすることによって、ベー
ス領域に内蔵電界を生じ、ベース中での電子の走行速度
が加速されるので、高速動作に適する。
また、ｎ型低不純物濃度コレクタ領域４は、低不純物濃
度多結晶シリコンエミッタ領域４６より低い濃度で形成
し、これによってベース・コレクタ間の接合容量を小さ
くしている。
度多結晶シリコンエミッタ領域４６より低い濃度で形成
し、これによってベース・コレクタ間の接合容量を小さ
くしている。
本実施例では、特に、高不純物濃度エミッタ領域４７形
成用の不純物としてはＡｓを用いて不純物濃度をＩ Ｘ
１０２０／ａ＆、低不純物濃度エミッタ４６の形成用
不純物としてはｓｂを用いて不純物濃度を８Ｘ１０工フ
／ｃｍ程度に形成した。ｓｂは不純物準位が浅いために
低温動作時にキャリアの凍結の影響を受けにくいという
利点もある。またＰ型ベース活性領域２の不純物として
はＢを用いて不純物濃度の最大値を３×１０１ｇ／ａ＆
とした。ｎ型低不純物濃度コレクタ領域４の不純物とし
てはＰを用いて不純物濃度を５ Ｘ Ｌ Ｏ”／ａＩｆ
とした。
成用の不純物としてはＡｓを用いて不純物濃度をＩ Ｘ
１０２０／ａ＆、低不純物濃度エミッタ４６の形成用
不純物としてはｓｂを用いて不純物濃度を８Ｘ１０工フ
／ｃｍ程度に形成した。ｓｂは不純物準位が浅いために
低温動作時にキャリアの凍結の影響を受けにくいという
利点もある。またＰ型ベース活性領域２の不純物として
はＢを用いて不純物濃度の最大値を３×１０１ｇ／ａ＆
とした。ｎ型低不純物濃度コレクタ領域４の不純物とし
てはＰを用いて不純物濃度を５ Ｘ Ｌ Ｏ”／ａＩｆ
とした。
本実施例においても第１の実施例と同じ特長を有する。
実施例５
第１８図は、本発明の第５の実施例を示すｎρｎシリコ
ンバイポーラトランジスタの断面図である。
ンバイポーラトランジスタの断面図である。
本実施例では、低不純物濃度のエミッタ４６と高不純物
濃度の多結晶シリコン活性ベース４８との間のエミッタ
・ベース接合部が基板上に積み上げた多結晶シリコン、
非結晶シリコンあるいはこれらを再結晶化した領域中に
形成されている点で第４の実施例と異なる。本実施例の
構造においても第１の実施例と全く同じ特長を有する。
濃度の多結晶シリコン活性ベース４８との間のエミッタ
・ベース接合部が基板上に積み上げた多結晶シリコン、
非結晶シリコンあるいはこれらを再結晶化した領域中に
形成されている点で第４の実施例と異なる。本実施例の
構造においても第１の実施例と全く同じ特長を有する。
実施例６
第１９図は、本発明の第６の実施例を示すｎｐｎシリコ
ンバイポーラトランジスタの断面図である。
ンバイポーラトランジスタの断面図である。
本実施例では、低濃度のエミッタ４６と高濃度ベース活
性領域２との間に膜厚５〜５０人の極めて薄い５ｉＯｚ
膜あるいは５ｉｓＮｈ膜あるいはＳｉＯｘＮｙ膜などの
絶縁膜２４を形成する。本実施例においても第１の実施
例と同様にして、２００に以下の低温ではベース活性領
域のバンドギャップ縮小の効果によって大きな電流増幅
率を得ることができる。加えて、本実施例においては薄
い絶縁膜２４が形成されているためにさらに電流増幅率
が改善される。以下にこれを説明する。この薄い絶縁膜
においては、トンネル効果により電子・正孔が透過でき
るが、その透過確率は電子の方が正孔より高い。トンネ
ル効果による透過確率は、ニス・エム・セー（Ｓ、Ｍ、
Ｓ ｚ ｅ）著のフイジツクスオン セミコンダクター
デバイセズ第２版（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｅ
ｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ、 ５ＥＣＯＮＤＥ
ＤＩＴＩＯＮ、１！ｌ１ｌ）の頁５２２に説明されてい
るようにｅｘｐ（−Ａ Ａ／′ＦＴ）に比例する。ここ
でＡは比例定数、ｍ１１はキャリアの有効質量である。
性領域２との間に膜厚５〜５０人の極めて薄い５ｉＯｚ
膜あるいは５ｉｓＮｈ膜あるいはＳｉＯｘＮｙ膜などの
絶縁膜２４を形成する。本実施例においても第１の実施
例と同様にして、２００に以下の低温ではベース活性領
域のバンドギャップ縮小の効果によって大きな電流増幅
率を得ることができる。加えて、本実施例においては薄
い絶縁膜２４が形成されているためにさらに電流増幅率
が改善される。以下にこれを説明する。この薄い絶縁膜
においては、トンネル効果により電子・正孔が透過でき
るが、その透過確率は電子の方が正孔より高い。トンネ
ル効果による透過確率は、ニス・エム・セー（Ｓ、Ｍ、
Ｓ ｚ ｅ）著のフイジツクスオン セミコンダクター
デバイセズ第２版（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｅ
ｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ、 ５ＥＣＯＮＤＥ
ＤＩＴＩＯＮ、１！ｌ１ｌ）の頁５２２に説明されてい
るようにｅｘｐ（−Ａ Ａ／′ＦＴ）に比例する。ここ
でＡは比例定数、ｍ１１はキャリアの有効質量である。
電子は正孔よりも有効質量が小さいので、前記絶縁膜２
４の透過確率は電子の方が大きい。このため前記薄い絶
縁膜の効果によりベースからエミッタへ逆注入する正孔
電流が抑制されて電流増幅率が改善される。
４の透過確率は電子の方が大きい。このため前記薄い絶
縁膜の効果によりベースからエミッタへ逆注入する正孔
電流が抑制されて電流増幅率が改善される。
また、この薄い絶縁膜２４として５ｘａＮ４＋５ｉＯＸ
ＮＹなどの窒素を含む膜を用いると、これらの膜は構造
がち密なためベース２中のホウ素が低濃度エミッタの方
向に熱拡散することを抑制する。すなわちこの窒化膜に
よりベース幅を極めて薄く形成することが可能となる。
ＮＹなどの窒素を含む膜を用いると、これらの膜は構造
がち密なためベース２中のホウ素が低濃度エミッタの方
向に熱拡散することを抑制する。すなわちこの窒化膜に
よりベース幅を極めて薄く形成することが可能となる。
従って′Ｉｉ速動作が可能となる。
また本実施例においては外部ベース領域３の下部にも厚
いＳｉ○２膜６が形成されているため、ベース・コレク
タ間の接合容量が小さくでき高速動作に適する。
いＳｉ○２膜６が形成されているため、ベース・コレク
タ間の接合容量が小さくでき高速動作に適する。
実施例７
第２０図は、本発明の第７の実施例を示す図である。図
において第１３図（Ｂ）と同符号のものは同一のものを
示す。２５．３１は本発明によるバイポーラトランジス
タ４０（実施例４の第１７図参照）と同一基板上に形成
された。ｎチャネル及びｐチャネル絶縁ゲート型電界効
果トランジスタであり、２８．３４はゲート電極、３９
はゲート電極の低抵抗化のために形成した遷移金属ある
いは遷移金属化合物領域、２６．２７はそれぞれｎ型ソ
ース及びドレイン領域、３３．３２はｎ型ソース及びド
レイン領域、２９．３５はゲート絶縁膜、３０．３６は
それぞれｐ型及びｎ型ウェル領域、３７．３８はそれぞ
れウェル領域の低抵抗化のために形成した高１度ｐ型及
びｎ型領域である。
において第１３図（Ｂ）と同符号のものは同一のものを
示す。２５．３１は本発明によるバイポーラトランジス
タ４０（実施例４の第１７図参照）と同一基板上に形成
された。ｎチャネル及びｐチャネル絶縁ゲート型電界効
果トランジスタであり、２８．３４はゲート電極、３９
はゲート電極の低抵抗化のために形成した遷移金属ある
いは遷移金属化合物領域、２６．２７はそれぞれｎ型ソ
ース及びドレイン領域、３３．３２はｎ型ソース及びド
レイン領域、２９．３５はゲート絶縁膜、３０．３６は
それぞれｐ型及びｎ型ウェル領域、３７．３８はそれぞ
れウェル領域の低抵抗化のために形成した高１度ｐ型及
びｎ型領域である。
本実施例ではバイポーラトランジスタと絶縁ゲート型電
界効果トランジスタを同一チップ上に形成しているため
、この両者を組み合わせた回路構成が可能となる。この
ように本発明のバイポーラトランジスタを組み入れたＢ
１−ＣＭＯＳデバイスを２００に以下の低温で動作さ
せると、バイポーラトランジスタと絶縁ゲート型電界効
果トランジスタの両者の高速動作が可能となるために、
極めて高速に動作する半導体装置が実現できる。
界効果トランジスタを同一チップ上に形成しているため
、この両者を組み合わせた回路構成が可能となる。この
ように本発明のバイポーラトランジスタを組み入れたＢ
１−ＣＭＯＳデバイスを２００に以下の低温で動作さ
せると、バイポーラトランジスタと絶縁ゲート型電界効
果トランジスタの両者の高速動作が可能となるために、
極めて高速に動作する半導体装置が実現できる。
従来、ＣＭＯＳデバイスを低温で動作させると動作速度
が向上することが知られれている。第２１図線Ω６にＣ
ＭＯＳインバータの遅延時間の温度依存性を示す。同図
には、従来のＢ １−ＣＭＯＳデバイスによって構成し
たインバータの遅延時間の温度依存性をも線Ｑ１１によ
って示す。従来のＢ１−ＣＭＯＳデバイスを低温で動作
させると、ＭＯＳＦＥＴは性能が向上するが、バイポー
ラトランジスタの性能が劣化するため、性能はあまり改
善されない。特に、１５０に以下の低温ではバイポーラ
トランジスタの性能劣化の影響により、温度下降ととも
に遅延時間は増加する。これに対し、本実施例のＢ１Ｃ
ＭＯＳデバイスにおいては、線Ｑ７に示すように低温動
作による性能の改善が極めて大きいという特徴がある。
が向上することが知られれている。第２１図線Ω６にＣ
ＭＯＳインバータの遅延時間の温度依存性を示す。同図
には、従来のＢ １−ＣＭＯＳデバイスによって構成し
たインバータの遅延時間の温度依存性をも線Ｑ１１によ
って示す。従来のＢ１−ＣＭＯＳデバイスを低温で動作
させると、ＭＯＳＦＥＴは性能が向上するが、バイポー
ラトランジスタの性能が劣化するため、性能はあまり改
善されない。特に、１５０に以下の低温ではバイポーラ
トランジスタの性能劣化の影響により、温度下降ととも
に遅延時間は増加する。これに対し、本実施例のＢ１Ｃ
ＭＯＳデバイスにおいては、線Ｑ７に示すように低温動
作による性能の改善が極めて大きいという特徴がある。
第２２図は本実施例の低温動作Ｂ１−ＣＭＯＳデバイス
の回路図を示し、前段論理回路がＭＯ３ＦＥＴＭ１〜Ｍ
４を有し、プッシュプル出力段回路がトーテンボール接
続のバイポーラトランジスタＱｌ。
の回路図を示し、前段論理回路がＭＯ３ＦＥＴＭ１〜Ｍ
４を有し、プッシュプル出力段回路がトーテンボール接
続のバイポーラトランジスタＱｌ。
Ｑ２を有する。ＰチャネルＭＯ５ＦＥＴ Ｍ １のゲー
トとＮチャンネルＭＯ５ＦＥＴ Ｍ ２のゲートとは入
力ＩＮに接続され、Ｍｌのソースは正の電源電圧Ｖｃｃ
に接続され、Ｍ２のソースは接地点ＧＮＤに接続さバー
タ回路を構成する。
トとＮチャンネルＭＯ５ＦＥＴ Ｍ ２のゲートとは入
力ＩＮに接続され、Ｍｌのソースは正の電源電圧Ｖｃｃ
に接続され、Ｍ２のソースは接地点ＧＮＤに接続さバー
タ回路を構成する。
トランジスタＱ１のコレクタ、ベース、エミッタはそれ
ぞれ正の電源電圧Ｖｃｃ、 ＣＭ ＯＳインバータ回路
Ｍｌ、Ｍ２の出力、出力ＯＵＴに接続されているので、
ＣＭＯＳインバー５回路ＭＬ。
ぞれ正の電源電圧Ｖｃｃ、 ＣＭ ＯＳインバータ回路
Ｍｌ、Ｍ２の出力、出力ＯＵＴに接続されているので、
ＣＭＯＳインバー５回路ＭＬ。
Ｍ２の出力に応答してバイボーラトランジスタＱｌは出
力ＯＵＴの負荷容量Ｃしを電源Ｖｃｃに向って高速充電
する。
力ＯＵＴの負荷容量Ｃしを電源Ｖｃｃに向って高速充電
する。
ゲートが入力に接続されたＮチャンネルＭＯ５ＦＥＴＭ
３のソースフォロワ出力にバイポーラトランジスタＱ２
のベースが応答して、出力○ＵＴの負荷容ｊｔ ＣＬは
Ｑ２のコレクタ・エミッタ電流経路を介して接地点ＧＮ
Ｄに向って高速放電する。
３のソースフォロワ出力にバイポーラトランジスタＱ２
のベースが応答して、出力○ＵＴの負荷容ｊｔ ＣＬは
Ｑ２のコレクタ・エミッタ電流経路を介して接地点ＧＮ
Ｄに向って高速放電する。
１５０に以下の低温では、ＭＯ５ＦＥＴＭ １〜Ｍ４は
チャンネル領域中でのキャリア散乱が少なくなり、キャ
リア移動度が高くなるので、遅延時間は小さくなる。
チャンネル領域中でのキャリア散乱が少なくなり、キャ
リア移動度が高くなるので、遅延時間は小さくなる。
バイポーラトランジスタＱｌ、Ｑ２の活性ベース領域の
不純物濃度はＩ Ｘ １０”／ａＩ？以上であり、活性
エミッタ領域の不純物濃度が活性ベース領域の不純物濃
度より低いため、１５０に以下の低温でトランジスタＱ
ｌ、Ｑ２の電流増幅率が向上し、負荷容ｆｔ ＣＬの充
電速度および放電速度が向上する。
不純物濃度はＩ Ｘ １０”／ａＩ？以上であり、活性
エミッタ領域の不純物濃度が活性ベース領域の不純物濃
度より低いため、１５０に以下の低温でトランジスタＱ
ｌ、Ｑ２の電流増幅率が向上し、負荷容ｆｔ ＣＬの充
電速度および放電速度が向上する。
また、第１の実施例の説明においても述べたように本発
明のバイポーラトランジスタは飽和動作において、コレ
クタへの正孔の蓄積がほとんどないため高速に動作する
。この効果により第２２図のＢｉＣＭＯ５回路はまた大
幅に高速化される。すなわち、負荷容ｆ＆ ＣＬに蓄え
られた電荷をバイポーラトランジスタＱ２が放電すると
きに入力のパルスが高速である場合には、Ｑ２のベース
電位が１ｖ程度で出力ＯＵＴの電位がＧＮＤのレベル近
傍に達してしまうことがありうる。このときバイポーラ
トランジスタＱ２．は飽和動作をするための通常の室温
用Ｂ１ＣＭＯＳデバイスでは低濃度コレクタ領域に正孔
が蓄積してしまい次の動作の遅延が大きくなる。しかし
ながら本発明のＢ１ＣＭＯＳデバイスの低温動作におい
ては上記低濃度コレクタにおける正孔の蓄積効果が極め
て小さくなるため、高速に動作する。
明のバイポーラトランジスタは飽和動作において、コレ
クタへの正孔の蓄積がほとんどないため高速に動作する
。この効果により第２２図のＢｉＣＭＯ５回路はまた大
幅に高速化される。すなわち、負荷容ｆ＆ ＣＬに蓄え
られた電荷をバイポーラトランジスタＱ２が放電すると
きに入力のパルスが高速である場合には、Ｑ２のベース
電位が１ｖ程度で出力ＯＵＴの電位がＧＮＤのレベル近
傍に達してしまうことがありうる。このときバイポーラ
トランジスタＱ２．は飽和動作をするための通常の室温
用Ｂ１ＣＭＯＳデバイスでは低濃度コレクタ領域に正孔
が蓄積してしまい次の動作の遅延が大きくなる。しかし
ながら本発明のＢ１ＣＭＯＳデバイスの低温動作におい
ては上記低濃度コレクタにおける正孔の蓄積効果が極め
て小さくなるため、高速に動作する。
また第２０図におけるバイポーラトランジスタ構造を第
１の実施例に示すような、エミッタ領域とベース領域が
基板内部に形成された構造におきかえても同様に高性能
のＢｉＣＭＯ５を得ることができるのはもちろんである
。
１の実施例に示すような、エミッタ領域とベース領域が
基板内部に形成された構造におきかえても同様に高性能
のＢｉＣＭＯ５を得ることができるのはもちろんである
。
実施例８
第２３図は本発明の第８の実施例のｎｐｎバイポーラト
ランジスタを示す図である。本実施例の構造は第１の実
施例の構造と異なり、低濃度ｎ型エミッタ９と外部ベー
ス領域３との間に低濃度のｐ型外部ベース領域４３を形
成する。具体的には１×１０Ｉ７／ｃ！ｌ？から３ Ｘ
Ｉ Ｑ”／ｃｉ程度の１度のＢを含む領域をイオン打
ち込み法など公知に不純物導入法を用いて形成する。こ
の低濃度ｐ型ベース領域４３の不純物濃度は高濃度ｐ型
ベース領域３より低い値に設定されるものであり、より
好ましくは活性ベース領域２より低い値に設定すること
が望ましい。これにより低濃度エミッタ９から外部ベー
ス領域３に注入される無効な電−ｆ−１１を流の成分を
大幅に低減することができる。この理由を以下に説明す
る。第８図および第１１図に示したように室温と低温で
はｈＦＥ値の濃度依存性が全く異なる。これは室温と低
温とで、エミッタからベースに注入されろ′重子の注入
効率のｉ度依存性も大きく異なることを意味する。ここ
では例として低濃度エミッタ領域９を代表的な濃度値ｌ
Ｘｌ０！’／ｄとすると第１１図によれば７７にでベー
ス濃度がＩ Ｘ １０ｆδ／ｄ程度の値においてｈＦｌ
！が最小になる。すなわち電子の注入が最小になる。エ
ミッタから外部ベースに電子が注入されると、外部ベー
スにおいて電子が蓄積し、ｈｒｅ＋ｆｒが劣化してしま
う。従ってエミッタから外部ベースに注入される電子は
少ない方がよい。以上より低濃度エミッタ領域９と外部
ベース３の間にｌＸ１０１”／ａｊ程度の低濃度のＰ型
領域４３を形成することにより、ｈｒ［！、ｆｒの改善
をはかることができる。
ランジスタを示す図である。本実施例の構造は第１の実
施例の構造と異なり、低濃度ｎ型エミッタ９と外部ベー
ス領域３との間に低濃度のｐ型外部ベース領域４３を形
成する。具体的には１×１０Ｉ７／ｃ！ｌ？から３ Ｘ
Ｉ Ｑ”／ｃｉ程度の１度のＢを含む領域をイオン打
ち込み法など公知に不純物導入法を用いて形成する。こ
の低濃度ｐ型ベース領域４３の不純物濃度は高濃度ｐ型
ベース領域３より低い値に設定されるものであり、より
好ましくは活性ベース領域２より低い値に設定すること
が望ましい。これにより低濃度エミッタ９から外部ベー
ス領域３に注入される無効な電−ｆ−１１を流の成分を
大幅に低減することができる。この理由を以下に説明す
る。第８図および第１１図に示したように室温と低温で
はｈＦＥ値の濃度依存性が全く異なる。これは室温と低
温とで、エミッタからベースに注入されろ′重子の注入
効率のｉ度依存性も大きく異なることを意味する。ここ
では例として低濃度エミッタ領域９を代表的な濃度値ｌ
Ｘｌ０！’／ｄとすると第１１図によれば７７にでベー
ス濃度がＩ Ｘ １０ｆδ／ｄ程度の値においてｈＦｌ
！が最小になる。すなわち電子の注入が最小になる。エ
ミッタから外部ベースに電子が注入されると、外部ベー
スにおいて電子が蓄積し、ｈｒｅ＋ｆｒが劣化してしま
う。従ってエミッタから外部ベースに注入される電子は
少ない方がよい。以上より低濃度エミッタ領域９と外部
ベース３の間にｌＸ１０１”／ａｊ程度の低濃度のＰ型
領域４３を形成することにより、ｈｒ［！、ｆｒの改善
をはかることができる。
また１本実施例においては、金属電極２２′としてＴｉ
（チタン）、Ｎｂにオン）、Ｉｎ（インジウム）、Ｔｉ
Ｎ （チタンナイトライド）などの仕事関数の小さい金
属（仕事関数がほぼ４．６ｅＶ以上の金属）を用いかつ
低濃度エミッタ９と金属を直接接続している。これによ
り高濃度のｎ型領域を形成しなくとも低い接触抵抗が実
現できるので製造工程の簡素化を図ることができる。本
実施例においても第１の実施例と同様の特長を有する。
（チタン）、Ｎｂにオン）、Ｉｎ（インジウム）、Ｔｉ
Ｎ （チタンナイトライド）などの仕事関数の小さい金
属（仕事関数がほぼ４．６ｅＶ以上の金属）を用いかつ
低濃度エミッタ９と金属を直接接続している。これによ
り高濃度のｎ型領域を形成しなくとも低い接触抵抗が実
現できるので製造工程の簡素化を図ることができる。本
実施例においても第１の実施例と同様の特長を有する。
第２４図（Ａ）〜（Ｃ）は本発明のバイポーラトランジ
スタ（第１７図参照）の製造プロセスの一例を示す工程
断面図である。まず、同図（Ａ）に示すようにｐ型Ｓｉ
基板８の表面に高不純物濃度コレクタ領域５を形成する
。次に厚さ０．３〜２μｍのｎ型単結晶４を基板上にエ
ピタキシャル成長させる６次に５〜３０ｎｍの薄い５ｉ
Ｏｚ膜７．０ 、３〜３ ｐ ｍの厚い分離用５ｉ０２
膜６を形成する。次にコレクタ電極取り出し口となる高
不純物濃度のｎ型領域３８をリン（Ｐ）の不純物拡散に
より形成する。さらにｎ型不純物、例えばＢを５〜２０
ＫｅＶ稈度の打ち込みエネルギー、ドーズ量２ ｘ Ｉ
Ｑ１３／ａｎ〜１ ｘ １０”／ｃｉ稈度の条件でイ
オン打ち込みし、ｐ型ベース領域２を形成する。このと
きのｐ型ベース活性領域の不純物濃度はｌＸｌ０”〜ｌ
Ｘｌ０”／ｃｎ程度である。
スタ（第１７図参照）の製造プロセスの一例を示す工程
断面図である。まず、同図（Ａ）に示すようにｐ型Ｓｉ
基板８の表面に高不純物濃度コレクタ領域５を形成する
。次に厚さ０．３〜２μｍのｎ型単結晶４を基板上にエ
ピタキシャル成長させる６次に５〜３０ｎｍの薄い５ｉ
Ｏｚ膜７．０ 、３〜３ ｐ ｍの厚い分離用５ｉ０２
膜６を形成する。次にコレクタ電極取り出し口となる高
不純物濃度のｎ型領域３８をリン（Ｐ）の不純物拡散に
より形成する。さらにｎ型不純物、例えばＢを５〜２０
ＫｅＶ稈度の打ち込みエネルギー、ドーズ量２ ｘ Ｉ
Ｑ１３／ａｎ〜１ ｘ １０”／ｃｉ稈度の条件でイ
オン打ち込みし、ｐ型ベース領域２を形成する。このと
きのｐ型ベース活性領域の不純物濃度はｌＸｌ０”〜ｌ
Ｘｌ０”／ｃｎ程度である。
次に第２４図（Ｂ）に示すように、薄い５ｉＯｚ膜７に
エミッタ電極孔を開けた後に厚さ５０〜４００ｎｍのｎ
型にドープした多結晶シリコン膜４６を化学気相成長法
（ＣＶＤ法）により堆積させる。
エミッタ電極孔を開けた後に厚さ５０〜４００ｎｍのｎ
型にドープした多結晶シリコン膜４６を化学気相成長法
（ＣＶＤ法）により堆積させる。
このときの不純物濃度は５ｘ１０１Ｂ〜ＩＸＬＯ”／−
程度とし、ｐ型ベース領域２の濃度より低い濃度に設定
する。また、このｎ型多結晶シリコン膜４６は、この後
エミッタ電極孔上のみ選択的にエピタキシャル成長させ
てもよい。この場合はＳｌを多結晶中に１ ｘ １０”
／ｃｉ以上イオン注入して多結晶をいったん非結晶化し
、この後８００℃以下のアニールによりＳｉ上にエピタ
キシャル成長させることができる。
程度とし、ｐ型ベース領域２の濃度より低い濃度に設定
する。また、このｎ型多結晶シリコン膜４６は、この後
エミッタ電極孔上のみ選択的にエピタキシャル成長させ
てもよい。この場合はＳｌを多結晶中に１ ｘ １０”
／ｃｉ以上イオン注入して多結晶をいったん非結晶化し
、この後８００℃以下のアニールによりＳｉ上にエピタ
キシャル成長させることができる。
さらにｎ型窩不純物濃度多結晶シリコン膜４７をＣＶＤ
法により堆積させる。このときの不純物濃度は金属との
間にオーミック接触が形成できる感度範囲、具体的には
５ＸＩＯ’θ／−以上の濃度であることが望ましい。次
にエミッタ電極の低抵抗化のために、遷移金属及び遷移
金属化合物から成る膜２２をＣＶＤ法、スパッタ法など
の公知の形成法を用いて蒸着する。ここで遷移金属及び
遷移金属化合物としては、Ｗ ＋ Ｍ ｏ ＋ Ｔ １
＋ Ｐ ｔ、あるいはこれらのシリサイドを用いるこ
とができる。
法により堆積させる。このときの不純物濃度は金属との
間にオーミック接触が形成できる感度範囲、具体的には
５ＸＩＯ’θ／−以上の濃度であることが望ましい。次
にエミッタ電極の低抵抗化のために、遷移金属及び遷移
金属化合物から成る膜２２をＣＶＤ法、スパッタ法など
の公知の形成法を用いて蒸着する。ここで遷移金属及び
遷移金属化合物としては、Ｗ ＋ Ｍ ｏ ＋ Ｔ １
＋ Ｐ ｔ、あるいはこれらのシリサイドを用いるこ
とができる。
この後、第２４図（Ｃ）に示すように上記多結晶シリコ
ン膜４６．４７．及び遷移金属あるいは遷移金属化合物
膜２２を公知のホトエツチング技術により加工し、エミ
ッタ電極領域のみを残す。
ン膜４６．４７．及び遷移金属あるいは遷移金属化合物
膜２２を公知のホトエツチング技術により加工し、エミ
ッタ電極領域のみを残す。
次にＳｉＯ２から成るサイドウオール領域４０を公知技
術により形成する。さらにＢイオンを５×１０” 〜５
ｘ １０工５／ｃｉ程度５〜３０Ｋｅ■のエネルギー
でイオン打ち込みして外部ベース領域３を形成し、目的
とする高性能バイポーラトランジスタを実現する。
術により形成する。さらにＢイオンを５×１０” 〜５
ｘ １０工５／ｃｉ程度５〜３０Ｋｅ■のエネルギー
でイオン打ち込みして外部ベース領域３を形成し、目的
とする高性能バイポーラトランジスタを実現する。
なお、上記実施例においては５ｉｎｐｎバイポーラトラ
ンジスタを例に説明したが、基板材料はＳｉに限らずＧ
ｅ、５ｉＧｅの混晶、ＧａＡｓなどにも適用できること
はもちろんである。またｐｎｐバイポーラトランジスタ
にも同様に本発明を適用できることはもちろんである。
ンジスタを例に説明したが、基板材料はＳｉに限らずＧ
ｅ、５ｉＧｅの混晶、ＧａＡｓなどにも適用できること
はもちろんである。またｐｎｐバイポーラトランジスタ
にも同様に本発明を適用できることはもちろんである。
この場合は低濃度エミッタ領域９はホウ素（Ｂ）を用い
て形成し、ベース活性領域２はひ素（Ａｓ）、リン（Ｐ
）、アンチモン（Ｓｂ）などのｎ型不純物により形成す
る。
て形成し、ベース活性領域２はひ素（Ａｓ）、リン（Ｐ
）、アンチモン（Ｓｂ）などのｎ型不純物により形成す
る。
また上記実施例においてはバイポーラトランジスタの電
流が、基板面に垂直方向に流れる例によって説明したが
、基板面に平行あるいは傾斜した方向に流れる横進をも
とりうろことはもちろんである。
流が、基板面に垂直方向に流れる例によって説明したが
、基板面に平行あるいは傾斜した方向に流れる横進をも
とりうろことはもちろんである。
なお、」：記実施例においては縦型バイポーラトランジ
スタを例に説明したが横型（ラテラル）のバイポーラト
ランジスタにも適用できることは言うまでもない。
スタを例に説明したが横型（ラテラル）のバイポーラト
ランジスタにも適用できることは言うまでもない。
以上説明したように、本発明においては、バイポーラト
ランジスタのベース活性領域の不純物濃度の最大値をＩ
Ｘ １０１８／ａＩｆ以上とし、かつエミッタ領域の
少なくとも一部にこのベース活性領域の最大値より低い
不純物濃度の領域を形成し、かつベース・エミッタ間の
接合部が不純物の含有域が異なる点を除いては、同一材
料あるいは実質的に同一の材料で形成されている。これ
により。
ランジスタのベース活性領域の不純物濃度の最大値をＩ
Ｘ １０１８／ａＩｆ以上とし、かつエミッタ領域の
少なくとも一部にこのベース活性領域の最大値より低い
不純物濃度の領域を形成し、かつベース・エミッタ間の
接合部が不純物の含有域が異なる点を除いては、同一材
料あるいは実質的に同一の材料で形成されている。これ
により。
２００に以下の温度範囲においては室温と全く異なる動
作機構を示し、このためこのような低温においても実用
上十分大きな電流増幅率を示し、ベース抵抗が小さく、
かつエミッタ・ベース間の接合容置が小さいので高速に
動作し、またエミッタ・ベース間の接合耐圧が増大しま
た低温動作下においてはトランスコンダクタンスが大き
いので電流駆動能力に優れ、従ってこのバイポーラトラ
ンジスタを組み入れた半導体装置の動作速度を向丘でき
る等の顕著な効果を得ることができる。しかもこれらの
優れた性能を容易な製造技術で実現することができる。
作機構を示し、このためこのような低温においても実用
上十分大きな電流増幅率を示し、ベース抵抗が小さく、
かつエミッタ・ベース間の接合容置が小さいので高速に
動作し、またエミッタ・ベース間の接合耐圧が増大しま
た低温動作下においてはトランスコンダクタンスが大き
いので電流駆動能力に優れ、従ってこのバイポーラトラ
ンジスタを組み入れた半導体装置の動作速度を向丘でき
る等の顕著な効果を得ることができる。しかもこれらの
優れた性能を容易な製造技術で実現することができる。
本発明を要約すると２００に以下（特に７７Ｋ）の低温
動作に適したホモ接合バイポーラトランジスタにおいて
は、活性ベース領域の不純物濃度の最大値がＩ Ｘ １
０１δ／−以上に設定され、エミッタ領域の不純物濃度
がこの最大値より低い値に設定されることによって、ベ
ース抵抗が低減され、高速動作が可能と生る。さらに、
活性ベース領域においてバンドギャップナローイングが
生じ、低温動作時のエミッタ接地電流増幅率を十分な値
に確保する。このホモ接合バイポーラトランジスタは相
補型絶縁ゲート電界効果トランジスタとともに半導体基
板表面に形成されることによって、低温動作においても
高速ｖＪ作の可能なり ｉ −ＣＭＯＳデバイスを実現
することができる。
動作に適したホモ接合バイポーラトランジスタにおいて
は、活性ベース領域の不純物濃度の最大値がＩ Ｘ １
０１δ／−以上に設定され、エミッタ領域の不純物濃度
がこの最大値より低い値に設定されることによって、ベ
ース抵抗が低減され、高速動作が可能と生る。さらに、
活性ベース領域においてバンドギャップナローイングが
生じ、低温動作時のエミッタ接地電流増幅率を十分な値
に確保する。このホモ接合バイポーラトランジスタは相
補型絶縁ゲート電界効果トランジスタとともに半導体基
板表面に形成されることによって、低温動作においても
高速ｖＪ作の可能なり ｉ −ＣＭＯＳデバイスを実現
することができる。
第１図（Ａ）及び（Ｂ）は本発明の第１の実施例のｎｐ
ｎバイポーラトランジスタの断面図及びｃｃ’における
不純物分布を示す図、第２図（Ａ）及び（Ｂ）は従来の
ｎｐｎバイポーラトランジスタの一例の断面図及びａａ
’における不純物分布を示す図、第３図は従来及び本発
明によるエミッタ接地電流増幅率の温度依存性を示す図
、第４図（Ａ）及び（Ｂ）は従来のｎｐｎバイポーラト
ランジスタの一例の断面図及びｂｂ’ における不純物
分布を示す図、第５図は本発明前に本発明者等によって
検討されたバイポーラトランジスタの断面不純物分布を
示す図、第６図はノ従来のバイポーラトランジスタにお
けるエネルギバンドを示す図、第７図は本発明によるバ
イポーラトランジスタにおけるエネルギーバンドを示す
図、第８図は室！（３００Ｋ）における電流増幅率の不
純物濃度依存性を示す図、第９図は２００Ｋにおける電
流増幅率の不純物濃度依存性を示す図、第１０図は１５
０Ｋにおける電流増幅率を示す図、第１１図は７７Ｋに
おける電流増幅率を示す図、第１２図は本発明によるバ
イポーラトランジスタのエミッタ接地増幅率のベース活
性領域不純物濃度に対する依存性を示す図、第１３図（
Ａ）、（Ｂ）は本発明のバイポーラトランジスタのエミ
ッタ及びベースの断面を示す図、第１４図（Ａ）、（Ｂ
）は本発明による第２の実施例のｎｐｎバイポーラトラ
ンジスタ及びＣＭＯＳデバイスの断面図及び不純物分布
を示す図、第１５図（Ａ）、（Ｂ）は本発明による第３
の実施例のｎｐｎバイポーラトランジスタの断面図及び
不純物分布を示す図、第１６図（Ａ）、（Ｂ）、（Ｃ）
は本発明の製造工程を示す図、第１７図（Ａ）、（Ｂ）
は本発明による第４の実施例を示す断面図及び不純物分
布を示す図、第１８図および第１９図は本発明による第
５．第６の実施例を示すバイポーラトランジスタの断面
図、第２０図は本発明による第７の実施例のｎｐｎバイ
ポーラトランジスタ及びこれと同一基板上に形成された
絶縁ゲート型電界効果トランジスタの断面図、第２１図
は第２０図に示す実施例のＢ１ＣＭＯＳデバイスと従来
のＢ１ＣＭＯＳデバイス、及び従来のＣＭＯＳデバイス
により構成したインバータ回路の遅延時間の温度依存性
を示す図、第２２図は本発明のＢ１−ＣＭＯＳデバイス
の回路図、第２３図は本発明による第８の実施例を示す
バイポーラトランジスタの断面図、第２４図（Ａ）。 （Ｂ）、（Ｃ）は本発明の実施例によるバイポーラトラ
ンジスタの製造工程を示す断面図を示す。 １・・・ｎ型高不純物濃度エミッタ領域、２・・・ｐ型
ベース活性領域、３・・・ｐ型外部ベース領域、４・・
・ｎ型低不純物濃度コレクタ領域、５・・・ｎ型高不純
物濃度コレクタ領域、６，７・・・５ｉＯｚ膜、８・・
・ｐ型Ｓｉ基板、９・・・ｎ型低不純物濃度エミッタ領
域、１０・・・ｐ型チャネルストッパ領域、１１゛・・
ｐ型多結晶シリコンベース領域、１２・・・ｎ型不純物
濃度の分布、１３・・・ｐ型不純物濃度の分布、１４・
・・エミッタ領域のバンドギャップ、１５・・・ベース
活性領域のバンドギャップ、１６・・・電子、１７・・
・エミッタからベースに純注入される電子に対するポテ
ンシャルバリア、１８・・・正孔、１９・・・ベースか
らエミッタに注入される正孔に対するポテンシャルバリ
ア、２０・・・半導体の伝導帯、２１・・・半導体の価
電子帯、２２・・・エミッタ電極、２２′・・・仕事関
係が４．６ｅＶ以下の金属電極、２３・・・ベース・エ
ミッタ間の空乏層幅、２４・・・ペースエミッタ間トン
ネル絶縁膜、２５・・・ｎチャネル絶縁ゲート型電界効
果トランジスタ、２８．３４・・・ゲート電極、２６・
・・ｎ型高不純物濃度ソース領域、２７・・・ｎ型高不
純物濃度ドレイン領域、２９．３５・・・ゲート絶縁膜
、３０・・・ｐ型ウェル領域、３１・・・ｐチャネル絶
縁ゲート型電界効果トランジスタ、３２・・・ｐ型窩不
純物濃度ソース領域、３３・・・ｐ型窩不純物濃度ドレ
イン領域、３６・・・ｎ型ウェル領域、３７・・・ｎ型
高不純物濃度領域、３８ ・ｎ型高不純物濃度領域、３
９・・・遷移金属あるいは遷移金属化合物領域、４０・
・Ｓｉ○２領域、４１・・・ｎ型高不純物濃度多結晶シ
リコン領域、４２・・・ベース電極取り出し部、４３・
・・低濃度ｐ型低不純物濃度外部ベース領域、４４・・
・ｎ型エピタキシャル成長単結晶領域、４５・・・電極
、４６・・・多結晶シリコン、非結晶シリコンあるいは
これらを再結晶化したシリコンから成る低濃度ｎ型エミ
ッタ領域、４７・・・多結晶シリコン、非結晶シリコン
、あるいはこれらを再結晶化したシリコンから成る低濃
度ｎ型エミッタ領域、４８・・・多結晶シリコン、非結
晶シリコン、あるいはこれらを再結晶化したシリコンか
ら成る高濃度Ｐ型ベース領域、５０・・・高不純物濃度
多結晶シリコンＰ型頭域。
ｎバイポーラトランジスタの断面図及びｃｃ’における
不純物分布を示す図、第２図（Ａ）及び（Ｂ）は従来の
ｎｐｎバイポーラトランジスタの一例の断面図及びａａ
’における不純物分布を示す図、第３図は従来及び本発
明によるエミッタ接地電流増幅率の温度依存性を示す図
、第４図（Ａ）及び（Ｂ）は従来のｎｐｎバイポーラト
ランジスタの一例の断面図及びｂｂ’ における不純物
分布を示す図、第５図は本発明前に本発明者等によって
検討されたバイポーラトランジスタの断面不純物分布を
示す図、第６図はノ従来のバイポーラトランジスタにお
けるエネルギバンドを示す図、第７図は本発明によるバ
イポーラトランジスタにおけるエネルギーバンドを示す
図、第８図は室！（３００Ｋ）における電流増幅率の不
純物濃度依存性を示す図、第９図は２００Ｋにおける電
流増幅率の不純物濃度依存性を示す図、第１０図は１５
０Ｋにおける電流増幅率を示す図、第１１図は７７Ｋに
おける電流増幅率を示す図、第１２図は本発明によるバ
イポーラトランジスタのエミッタ接地増幅率のベース活
性領域不純物濃度に対する依存性を示す図、第１３図（
Ａ）、（Ｂ）は本発明のバイポーラトランジスタのエミ
ッタ及びベースの断面を示す図、第１４図（Ａ）、（Ｂ
）は本発明による第２の実施例のｎｐｎバイポーラトラ
ンジスタ及びＣＭＯＳデバイスの断面図及び不純物分布
を示す図、第１５図（Ａ）、（Ｂ）は本発明による第３
の実施例のｎｐｎバイポーラトランジスタの断面図及び
不純物分布を示す図、第１６図（Ａ）、（Ｂ）、（Ｃ）
は本発明の製造工程を示す図、第１７図（Ａ）、（Ｂ）
は本発明による第４の実施例を示す断面図及び不純物分
布を示す図、第１８図および第１９図は本発明による第
５．第６の実施例を示すバイポーラトランジスタの断面
図、第２０図は本発明による第７の実施例のｎｐｎバイ
ポーラトランジスタ及びこれと同一基板上に形成された
絶縁ゲート型電界効果トランジスタの断面図、第２１図
は第２０図に示す実施例のＢ１ＣＭＯＳデバイスと従来
のＢ１ＣＭＯＳデバイス、及び従来のＣＭＯＳデバイス
により構成したインバータ回路の遅延時間の温度依存性
を示す図、第２２図は本発明のＢ１−ＣＭＯＳデバイス
の回路図、第２３図は本発明による第８の実施例を示す
バイポーラトランジスタの断面図、第２４図（Ａ）。 （Ｂ）、（Ｃ）は本発明の実施例によるバイポーラトラ
ンジスタの製造工程を示す断面図を示す。 １・・・ｎ型高不純物濃度エミッタ領域、２・・・ｐ型
ベース活性領域、３・・・ｐ型外部ベース領域、４・・
・ｎ型低不純物濃度コレクタ領域、５・・・ｎ型高不純
物濃度コレクタ領域、６，７・・・５ｉＯｚ膜、８・・
・ｐ型Ｓｉ基板、９・・・ｎ型低不純物濃度エミッタ領
域、１０・・・ｐ型チャネルストッパ領域、１１゛・・
ｐ型多結晶シリコンベース領域、１２・・・ｎ型不純物
濃度の分布、１３・・・ｐ型不純物濃度の分布、１４・
・・エミッタ領域のバンドギャップ、１５・・・ベース
活性領域のバンドギャップ、１６・・・電子、１７・・
・エミッタからベースに純注入される電子に対するポテ
ンシャルバリア、１８・・・正孔、１９・・・ベースか
らエミッタに注入される正孔に対するポテンシャルバリ
ア、２０・・・半導体の伝導帯、２１・・・半導体の価
電子帯、２２・・・エミッタ電極、２２′・・・仕事関
係が４．６ｅＶ以下の金属電極、２３・・・ベース・エ
ミッタ間の空乏層幅、２４・・・ペースエミッタ間トン
ネル絶縁膜、２５・・・ｎチャネル絶縁ゲート型電界効
果トランジスタ、２８．３４・・・ゲート電極、２６・
・・ｎ型高不純物濃度ソース領域、２７・・・ｎ型高不
純物濃度ドレイン領域、２９．３５・・・ゲート絶縁膜
、３０・・・ｐ型ウェル領域、３１・・・ｐチャネル絶
縁ゲート型電界効果トランジスタ、３２・・・ｐ型窩不
純物濃度ソース領域、３３・・・ｐ型窩不純物濃度ドレ
イン領域、３６・・・ｎ型ウェル領域、３７・・・ｎ型
高不純物濃度領域、３８ ・ｎ型高不純物濃度領域、３
９・・・遷移金属あるいは遷移金属化合物領域、４０・
・Ｓｉ○２領域、４１・・・ｎ型高不純物濃度多結晶シ
リコン領域、４２・・・ベース電極取り出し部、４３・
・・低濃度ｐ型低不純物濃度外部ベース領域、４４・・
・ｎ型エピタキシャル成長単結晶領域、４５・・・電極
、４６・・・多結晶シリコン、非結晶シリコンあるいは
これらを再結晶化したシリコンから成る低濃度ｎ型エミ
ッタ領域、４７・・・多結晶シリコン、非結晶シリコン
、あるいはこれらを再結晶化したシリコンから成る低濃
度ｎ型エミッタ領域、４８・・・多結晶シリコン、非結
晶シリコン、あるいはこれらを再結晶化したシリコンか
ら成る高濃度Ｐ型ベース領域、５０・・・高不純物濃度
多結晶シリコンＰ型頭域。
Claims (1)
- 【特許請求の範囲】 １、半導体装置は （１）半導体基板と、 （２）該半導体基板を実質的に２００Ｋ以下の動作温度
に冷却するための冷却手段とを具備してなり、 上記半導体基板はその表面にすくなくともひとつのバイ
ポーラトランジスタを含んでなり、上記バイポーラトラ
ンジスタは第１導電型のコレクタ領域、該コレクタ領域
に接続された第２導電型の活性ベース領域および該活性
ベース領域に接続された第１導電型のエミッタ領域とを
含み、 上記活性ベース領域の第２導電型の不純物濃度の最大値
が１×１０＾１＾８／ｃｍ＾３以上に設定され、上記エ
ミッタ領域中の少なくとも一部の第１領域の第１導電型
の不純物濃度が前記第２導電型の不純物濃度の最大値よ
り低い値に設定され、上記活性ベース領域と上記エミッ
タ領域中の上記第１領域とは上記第１および第２導電型
不純物を除いて実質的に同一半導体材料によって形成さ
れていることを特徴とする半導体装置。 ２、請求項１記載の半導体装置であって、 上記エミッタ領域中にはさらに第２領域を含み、該第２
領域の第１導電型の不純物濃度は１×１０＾１＾９／ｃ
ｍ＾３以上に設定され、上記第１領域は該第２領域を介
してエミッタ電極手段に接続されていることを特徴とす
る半導体装置。 ３、請求項１記載の半導体装置であって、 上記バイポーラトランジスタはｎｐｎ型トランジスタで
あり、上記活性ベース領域と上記エミッタ領域中の上記
第１領域との間には薄膜絶縁膜が形成され、上記活性ベ
ース領域から上記エミッタ領域中の上記第１領域への正
孔の逆注入を該薄膜絶縁膜が抑制することを特徴とする
半導体装置。 ４、請求項１記載の半導体装置であって、 上記バイポーラトランジスタは上記活性ベース領域に接
続された高不純物濃度の第１外部ベース領域をさらに含
み、 上記エミッタ領域中の上記第１領域と上記高不純物濃度
の第１外部ベース領域との間 には低不純物濃度の第２外部 ベース領域が形成されていることを特徴とする半導体装
置。 ５、請求項１記載の半導体装置であって、 上記活性ベース領域の第２導電型の上記不純物濃度の上
記最大値が１×１０＾１＾９／ｃｍ＾３以上に設定され
ていることを特徴とする半導体装置。 ６、請求項１記載の半導体装置であって、 上記半導体基板は上記表面にさらに複数の絶縁ゲート電
界効果トランジスタを具備していることを特徴とする半
導体装置。 ７、請求項６記載の半導体装置であって、 上記複数の絶縁ゲート電界効果トランジスタは少なくと
もひとつのＮチャンネルトランジスタと少なくともひと
つのＰチャンネルトランジスタとを含んだ相補型回路を
構成し、 上記バイポーラトランジスタは上記相補型回路の出力に
よつて駆動されることを特徴とする半導体装置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-251491 | 1987-10-07 | ||
| JP25149187 | 1987-10-07 | ||
| JP14170288 | 1988-06-10 | ||
| JP63-141702 | 1988-06-10 | ||
| JP63-199834 | 1988-08-12 | ||
| JP19983488 | 1988-08-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02138742A true JPH02138742A (ja) | 1990-05-28 |
| JP2590236B2 JP2590236B2 (ja) | 1997-03-12 |
Family
ID=27318307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247351A Expired - Lifetime JP2590236B2 (ja) | 1987-10-07 | 1988-10-03 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4949145A (ja) |
| JP (1) | JP2590236B2 (ja) |
| KR (1) | KR970005949B1 (ja) |
| DE (1) | DE3834223A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677245A (ja) * | 1992-07-13 | 1994-03-18 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタおよびその製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590236B2 (ja) * | 1987-10-07 | 1997-03-12 | 株式会社日立製作所 | 半導体装置 |
| US5177584A (en) * | 1988-04-11 | 1993-01-05 | Hitachi, Ltd. | Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same |
| US5028973A (en) * | 1989-06-19 | 1991-07-02 | Harris Corporation | Bipolar transistor with high efficient emitter |
| JP2590295B2 (ja) * | 1990-06-06 | 1997-03-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5241214A (en) * | 1991-04-29 | 1993-08-31 | Massachusetts Institute Of Technology | Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof |
| US5311055A (en) * | 1991-11-22 | 1994-05-10 | The United States Of America As Represented By The Secretary Of The Navy | Trenched bipolar transistor structures |
| JPH05226352A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| GB9207472D0 (en) * | 1992-04-06 | 1992-05-20 | Phoenix Vlsi Consultants Ltd | High performance process technology |
| JPH06216144A (ja) * | 1992-12-03 | 1994-08-05 | Hewlett Packard Co <Hp> | バイポーラ・トランジスタ |
| US5485033A (en) * | 1993-04-07 | 1996-01-16 | U.S. Philips Corporation | Lateral transistor having a particular emitter structure |
| JPH07106412A (ja) * | 1993-10-07 | 1995-04-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3506632B2 (ja) * | 1999-03-25 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| SE518710C2 (sv) * | 2000-06-26 | 2002-11-12 | Ericsson Telefon Ab L M | Förfarande för att förbättra transistorprestanda samt transistoranordning och integrerad krets |
| US6967144B1 (en) | 2001-06-20 | 2005-11-22 | National Semiconductor Corporation | Low doped base spacer for reduction of emitter-base capacitance in bipolar transistors with selectively grown epitaxial base |
| JP2004538645A (ja) * | 2001-08-06 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラトランジスタ、半導体デバイス、及びその製造方法 |
| KR100864631B1 (ko) * | 2007-02-23 | 2008-10-22 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1509012A (en) * | 1974-05-08 | 1978-04-26 | Sony Corp | Transistor circuits |
| US4178190A (en) * | 1975-06-30 | 1979-12-11 | Rca Corporation | Method of making a bipolar transistor with high-low emitter impurity concentration |
| JPH0691099B2 (ja) * | 1986-02-17 | 1994-11-14 | 富士通株式会社 | ホモ接合型バイポ−ラ・トランジスタ |
| JP2590236B2 (ja) * | 1987-10-07 | 1997-03-12 | 株式会社日立製作所 | 半導体装置 |
-
1988
- 1988-10-03 JP JP63247351A patent/JP2590236B2/ja not_active Expired - Lifetime
- 1988-10-04 US US07/253,228 patent/US4949145A/en not_active Expired - Fee Related
- 1988-10-06 KR KR88013041A patent/KR970005949B1/ko not_active IP Right Cessation
- 1988-10-07 DE DE3834223A patent/DE3834223A1/de not_active Withdrawn
-
1990
- 1990-05-14 US US07/522,826 patent/US5041892A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677245A (ja) * | 1992-07-13 | 1994-03-18 | Internatl Business Mach Corp <Ibm> | バイポーラ・トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4949145A (en) | 1990-08-14 |
| DE3834223A1 (de) | 1989-04-27 |
| KR970005949B1 (en) | 1997-04-22 |
| US5041892A (en) | 1991-08-20 |
| JP2590236B2 (ja) | 1997-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5440152A (en) | Heterojunction bipolar transistor having particular Ge distributions and gradients | |
| JPH02138742A (ja) | 半導体装置 | |
| JP2655052B2 (ja) | 半導体装置およびその製造方法 | |
| JP3061406B2 (ja) | 半導体装置 | |
| US5512772A (en) | Semiconductor device having bipolar transistor and MOS transistor | |
| US6737684B1 (en) | Bipolar transistor and semiconductor device | |
| US6087683A (en) | Silicon germanium heterostructure bipolar transistor with indium doped base | |
| JP2778553B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09270513A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| US5302841A (en) | Heterojunction bipolar transistor | |
| Li et al. | SiGe pMOSFET's with gate oxide fabricated by microwave electron cyclotron resonance plasma processing | |
| US6847062B2 (en) | Semiconductor device | |
| EP0938140B1 (en) | Semiconductor device with bipolar transistor | |
| JP2001338930A (ja) | 半導体装置および半導体製造方法 | |
| US5142641A (en) | CMOS structure for eliminating latch-up of parasitic thyristor | |
| JPH07193075A (ja) | 半導体装置およびその製造方法 | |
| Colinge | Half-micrometre-base lateral bipolar transistors made in thin silicon-on-insulator films | |
| JP3074834B2 (ja) | シリコンヘテロ接合バイポーラトランジスタ | |
| JP2594296B2 (ja) | 絶縁ゲート電界効果トランジスタ | |
| JP2880712B2 (ja) | 半導体装置 | |
| Tsaur et al. | Merged CMOS/bipolar technologies utilizing zone-melting-recrystallized SOI films | |
| JPS62199049A (ja) | 半導体装置 | |
| Tsaur et al. | Merged CMOS/bipolar technologies and microwave MESFETs utilizing zone-melting-recrystallized SOI films | |
| Hall et al. | Silicon-germanium for ULSI | |
| JPH11354532A (ja) | 半導体装置 |