JPH02137375A - 光導電型受光素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光を受けると電気伝導度が著しく増大すると
いう光導電作用を利用した受光素子、すなわち光導電型
受光素子に関するものである。

〔従来の技術〕

第２図は、アプライド　フィジックス　レターズ（Ａｐ
ｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、４５（１０）　１０８３−
１０８５　）に記載されている光導電型受光素子を示す
断面図である。

ＩｎＰ基板２１上に受光層としてＦｅドープのＧａｌｎ
Ａｓ層２２が形成されており、その上に、互いに離隔し
た２つのオーミック電極２３．２４が形成されている。

オーミック電極２３と２４の間のＧａｌｎＡｓ層２２に
光２５が照射されると、Ｇａ　ＩｎＡｓ層２２にホール
と電子が発生してその電気伝導度が変化するので、電極
２３と２４の間の抵抗値変化を監視することにより、入
射されるに光を検知することができる。そして、この素
子は、受光層２２であるＧａｌｎＡｓ層にＦｅがドーピ
ングされており、受光層２２の比抵抗を太きして暗電流
が小さくなるように考慮されている。

暗電流が大きいと雑音も大きくなってしまうからである
。

〔発明が解決しようとする課題〕

しかし、暗電流を小さくするために、上述のように不純
物（Ｆ　ｅ）をドーピングすると、電子の移動度が小さ
くなり受光素子の応答速度が遅くなってしまうという問
題があった。

本発明の課題は、このような問題点を解消することにあ
る。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の光導７Ｂ型受光素
子は、受光層を複数のｎ型半導体層と複数のｐ型半導体
層とが一層ずつ交互に積層された構造としたものである
。そして、望ましくは、ｎ型半導体層の層厚とそのキャ
リア濃度の積が、ｐ型半導体層の層厚とそのキャリア濃
度の積にほぼ等しくなるように設定したものである。

〔作用〕

ｎ型半導体層とｐ型半導体層の界面でｐｎ接合が生じ、
空乏層ができる。そして、ｎ型半導体層の層厚とそのキ
ャリア濃度の積が、ｐ型半導体層の層厚とそのキャリア
濃度の積にほぼ等しくなるように設定することにより、
受光層全体が空乏化し、暗電流が大幅に減少する。

〔実施例〕

第１図は、本発明の一実施例を示す断面図である。Ｆｅ
のドーピングによって高抵抗化されたＩｎＰ基板１上に
、ｐ型のＧａ　Ｉ　ｎＡｓ層２−１〜２　　およびｎ型
のＧａｌｎＡｓ層３〜３−１０が交互に積層されて、受
光層４が形成されている。

ｐ型のＧａｌｎＡｓ層２〜２　　は、いずれもキャリア
濃度が１　ｘ　１　（１１７ｃＩ１１−３、膜厚がｌｎ
ｍである。また、ｎ型のＧａｌｎＡｓ層３〜３−１０は
、キャリア濃度が１×１０　■　、膜厚が１１００ｎで
ある。ｐ型Ｇａ　１　ｎＡｓ層２−１〜２　　およびｎ
型ＧａＩｎＡｓ層３〜３−１ｏは、何機金属気相成長法
（ＯＭＶＰＥ法）などにより形成することができる。こ
のとき、ｎ型ＧａＩｎＡｓ層３〜３−１８に対しては積
極的な不純物のドーピングは行わず、ｐ型ＧａＩｎＡｓ
層２−１〜２　　に対しては、Ｚｎをドーピングするこ
とにより、それぞれ上述のキャリア濃度を得ることがで
きる。受光層４の表面には、ＡｕＧｅＮｉ合金を用いた
一対のオーミック電極５．６が形成されている。

このように構成された本実施例では、ｐ型ＧａＩｎＡｓ
層２〜２　　とｎ型ＧａＩｎＡｓ層３〜３−１ｏとの各
界面でｐｎ接合が生じ、空乏層ができる。したがって、
受光層４全体をほぼ均一に空乏化することができる。特
に、ｐ型ＧａＩｎＡｓ層２〜２−１１の層厚とキャリア
濃度との積（ＩＸ１０’ｃｍ″″”Ｘｌｎｍ）が、ｎ型
ＧａＩｎＡｓ層３〜３　　の層厚とキャリア濃度との積
（Ｉ　Ｘ　１０１５ｃｍ−８Ｘ　１００　ｎｍ）　トラ
等りくすることによって、ｐ型Ｇａ　Ｉ　ｎＡｓ層３−
１〜３−１０のキャリア（ホール）密度を可能なかぎり
小さく抑えた状態で、電子が走るｎ型ＧａＩｎＡｓ層２
〜２　　を全体に空乏化することかで−ｉ　　　−ｔｔ き、暗電流を非常に小さくすることができる。

本実施例の光導電型受光素子に、波長１．３μｍ１パル
ス幅４０ｐｓのパルス光を照射したときの性能を評価し
た。その結果、暗電流１０　ｎ　Ａ　ｓ光電流のパルス
幅１５０ｐｓを得た。この結果は、同一条件での従来の
光導電型受光素子の暗電流が１５μＡ１光電流のパルス
幅が２００ｐｓであることと比較するといずれも大幅に
改善されていることがわかる。特に、暗電流に関しては
、１／１０００に減少しており、ノイズの極めて少ない
素子とすることができる。

なお、本実施例では、ｐ型Ｇａ　Ｉ　ｎＡｓ層が１１層
、ｎ型ＧａＩｎＡｓ層が１０層となっているが、これら
の層の数はこれに限定されるものではなく、また、ｐ層
とｎ層の層の数の大小関係も本実施例に限定されない。

ただし、本実施例のように、ｐ型Ｇａ　Ｉ　ｎＡｓ層が
ｎ型Ｇａ　ＩｎＡｓ層よりも１層多ければ、受光層４は
最下層ならびに最上層共にｐ型ＧａＩｎＡｓ層となる。

したがって、電子が走るｎ型Ｇａ　Ｉ　ｎＡｓ層はすべ
てｐ型Ｇａ　Ｉ　ｎＡｓ層に挟まれることになり、すべ
てのｎ型Ｇａ　Ｉ　ｎＡｓ層は上下両面から空乏層が拡
がることになる。また、本実施例のようにホールをキャ
リアとするｐ型ＧａＩｎＡｓ層を最上層とすることによ
り、表面電流を小さくすることができる。

また、受光層４を構成する半導体としてＧａｌｎＡｓ層
が用いられているが、これに限定されるものではなく、
例えば、ｐ層としてＩｎＰまたはＡｌ１１ｎＡｓを用い
、ｎ層としてＧａＩｎＡｓを用いても良い。

〔発明の効果〕

以上説明したように、本発明の光導電型受光素子によれ
ば、受光層を複数のｎ型半導体層と複数のｎ型半導体層
とを一層ずつ交互に積層した構造としたので、受光層全
体が空乏化し、暗電流が大幅に減少する。したがって、
雑音がほとんど無い。

しかも、従来のように電子が走行するｎ型半導体層に高
抵抗化のための不純物が一層ドーピングされていないの
で、電子の移動度を高い状態に保持することができ、高
速に動作させることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す断面図、第２図は、
従来の光導電型受光素子を示す断面図である。 １−Ｆ　ｅドープのＩｎＰ基板、２−ｔ〜２−ｔｔｎ型
Ｇａ　Ｉ　ｎＡｓ層、３〜３−１ｏ・・・ｐ型ＧａＩｎ
Ａｓ、４・・・受光層、５．６・・・電極。

Claims (1)

1. 【特許請求の範囲】 １、基板上に受光層が形成されその受光層上に一対の電
   極が形成されている光導電型受光素子において、前記受
   光層は複数のｎ型半導体層と複数のｐ型半導体層とが一
   層ずつ交互に積層された構造であることを特徴とする光
   導電型受光素子。 ２、ｎ型半導体層の層厚とそのキャリア濃度の積が、ｐ
   型半導体層の層厚とそのキャリア濃度の積にほぼ等しい
   ことを特徴とする請求項１記載の光導電型受光素子。 ３、ｎ型半導体層がｎ型のＧａＩｎＡｓであり、ｐ型半
   導体層がｐ型のＧａＩｎＡｓであることを特徴とする請
   求項１または２記載の光導電型受光素子。 ４、ｎ型半導体層がｎ型のＧａＩｎＡｓであり、ｐ型半
   導体層がｐ型のＩｎＰあるいはＡｌＩｎＡｓであること
   を特徴とする請求項１または２記載の光導電型受光素子
   。