JPH02131053A - 非同期処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像メモリを使用した非同期処理回路に関する
。

［従来の技術］ 従来、この種の非同期処理回路は、フレームシンクロナ
イザ−等に応用され、現在もその応用範囲は拡大してい
る。例えば画像メモリの書き込み、読みだしに独立な同
期信号で駆動されるアドレス発生器を備え、両者の非同
期タイミングを吸収するため書き込み読み出しに使用し
ない予備の１サイクルを用意して目的を達する方法、あ
るいは入力側に小容量の画像記憶バッファを配設し、目
的を達する方法等が行なわれている。

［発明が解決しようとする課題］ 上述した従来の非同期処理回路において、第１の方法は
、画像メモリのみで非同期処理が行なえる利点はあるが
実効的に使用されない予備のメモリサイクルを必要とす
るため、最近の大容量メモリの使用は不可能である。そ
のため最近では、大容量メモリ素子そのものに人出力バ
ッファを付加し前記の欠点をなくそうとする試みがある
。しかし、従来からの低価格、大容量の単純な構成のメ
モリ素子が使用できず、素子そのものがコスト高となる
欠点がある。

第２の方法は、第１の方法の欠点をカバーするする方法
ではあるが結局、素子内部に入出力がバッファを付加し
た最近のメモリ素子を使用するのと同様であり、コスト
高となる欠点がある。

本発明は、最近開発製造されている情報処理用の安価な
大容量メモリの使用と、ディジタルＴＶ等一般の民　用
素子として開発された安価なＦＩＦＯ素子を組合せて、
上記欠点を解決することを目的とするものである。

［課題を解決するための手段］ 請求項１に係る非同期処理回路は、 入力同期信号に同期して、入力信号を格納し、出力禁止
を指示されていない時は、格納した入力信号を出力し、
出力禁止を指示されている時は出力を停止するＦＩＦＯ
型ライシラインメモリみ出し側にラインバッファが設け
られた画像メモリと、 ＦＩＦＯ型ライシラインメモリ禁止を指示していない時
は、入力同期信号に同期してＦＩＦＯ型ライシラインメ
モリを画像メモリに書き込ませ、出力禁止を指示してい
る時は画像メモリのラインバッファを制御し、基準同期
信号に同期して画像メモリに書き込ませた内容を出力さ
せる制御手段とを有する。

請求項２に係る非同期処理回路は、出力禁止が指示され
ていない時は、入力同期信号に同期して入力信号を格納
する、読み出し側にラインバッファが設けられた画像メ
モリと、 出力禁止が指示されている時は、画像メモリからの信号
を格納し、出力禁止が指示されていない時は、格納した
信号を出力するＦＩＦＯ型ライシラインメモ リ力同期信号に同期して入力信号を画像メモリに格納さ
せ、基準同期信号に同期して、出力禁止を指示し、ＦＩ
ＦＯ型ライシラインメモリの格納を終了した後出力禁止
を停止する制御手段とを有する。

［作用］ 請求項１の非同期処理回路は、入力同期信号に同期して
ＦＩＦＯ型ライシラインメモリ信号を格納し、格納した
信号をさらに画像メモリに格納し、格納した信号を基準
同期信号に同期して画像メモリから出力する。

請求項２の非同期処理回路は、入力同期信号に同期して
画像メモリに格納した入力信号を、基準同期信号に同期
して、ＦＩＦＯ型ライシラインメモリて出力する。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の非同期処理回路の第１の実施例を示す
ブロック図、第３図、第４図は第１図の実施例の動作を
示すタイミングチャートである。

第１の実施例は入力同期信号の速度に対し基準同期信号
の速度が早い場合に用いられるものであり、ＦＩＦＯ型
ライシラインメモリ１０メモリ２０、入出力同期タイミ
ング処理回路３０．アドレス発生器４０とから構成され
ている。

ＦＩＦＯ型ライシラインメモリ１０には出力とは非同期
の入力信号が入り、ＦＩＦＯ型ライシラインメモリ１０
込みリセットは入力信号の水平同期信号にて初期化され
る。また、書き込みクロックは入力信号と同期したクロ
ックが入力される。

ＦＩＦＯ型ライシラインメモリ１０だし側では基準同期
信号に同期し、水平同期パルスにより！−ＩＦＯ型ライ
ンタラインメモリ１０し側初期化及び基準同期信号に同
期したクロックにて読みだし動作を行なう。この時入力
同期信号に対し基準同期信号の速度が早い場合であるか
ら一水平走査の時間は入力水平走査の方　長く図３のよ
うなタイミング関係となる。この場合読みだし一水平走
査期間毎に読みだしの休止区間ができる。

以上のようにして入力同期信号の水平同期、垂直同期と
ほぼ近い同期にあわせ、非同期処理を行なった後、主記
憶である画像メモリ２０により基準同期の水平同期垂直
同期に変換する。

この結果画像メモリ２０では、クロック水平同期、垂直
同期の各パルスは、入力、出力に於て一定の同期関係が
保たれることになる。このことは画像メモリ２０に於て
は、書き込み、読みだしの必要最小限の２つのサイクル
だけで、非同期の吸収が行なえることになる。ここで図
３に於ける休止区間中はＦＩＦＯ型ライシラインメモリ
１０だしを禁止し、それに同期して画像メモリ２０の書
き込みは禁止されることになる。

さらに第１図に於て、画像メモリ２０に最近開発されて
いる読みだし側ラインバッファ付メモリを使用の場合、
通常、画像メモリ２０の書き込みサイクルとしては１サ
イクルのみでよい。このようなメモリ素子の場合、読み
だしは、基準側同期信号の一水平走査に一度だけ読みだ
しサイクルを与えればよく、その読みだしサイクルでは
画像メモリ２０への書き込みが不可となるためＦＩＦＯ
型ライシラインメモリ１０だしを禁止することにより目
的が達せられる（第４図）。

第２図は本発明の第２の実施例を示すブロック図で、画
像メモリ５０の後段にＦＩＦＯ型ライシラインメモリ６
０したもので、第１図とは逆に入力同期信号に対し、基
準同期信号の速度が遅い時に使用する実現回路である。

この時、画像メモリ５０の入力と出力は入力同期信号を
もとに必要パルスが作られ画像メモリ５０の読みだし期
間に休止区間が存在する。その他の要件については第１
図と同様である。

［発明の効果］ 以上説明したように本発明は、従来の方法では安価情報
処理用の単純な構成のメモリを使用すると６４　ｋｂｉ
ｔ以上のメモリでは、そのメモリの使用効率を落として
使用しなければ使用できず、２５６　ｋｂｉｔ、　　Ｉ
　Ｍｂｉｔという大容量メモリの使用に対するコスト的
なメリットがでなかったものが、ディジタルＴＶ用とし
て開発された非常に安価なＦＩＦＯ型ライシラインメモ
リすることで２５６ｋｂｉｔ、　　Ｉ　Ｍｂｉｔのメモ
リを使用しても充分、効率よく回路の構成を実現でき、
回路規模、コストがともに有利な非同期処理回路を実現
できる効果がある。

【図面の簡単な説明】

第１図、第２図は本発明の第１、第２の実施例を示すブ
ロック図、第３図、第４図は第１図の実施例の動作を示
すタイミングチャートである。 １０．１６・・・ＦＩＦＯ型ライシラインメモリ、５０
・・・画像メモリ、 ３０．８０・・・入出力同期タイミング処理回路、４０
．７０・・・アドレス発生器。

Claims (1)

1. 【特許請求の範囲】 １、入力同期信号に同期して、入力信号を格納し、出力
   禁止を指示されていない時は、格納した入力信号を出力
   し、出力禁止を指示されている時は出力を停止するＦＩ
   ＦＯ型ラインメモリと、読み出し側にラインバッファが
   設けられた画像メモリと、 ＦＩＦＯ型ラインメモリに出力禁止を指示していない時
   は、入力同期信号に同期してＦＩＦＯ型ラインメモリの
   出力を画像メモリに書き込ませ、出力禁止を指示してい
   る時は画像メモリのラインバッファを制御し、基準同期
   信号に同期して画像メモリに書き込ませた内容を出力さ
   せる制御手段とを有する非同期処理回路。 ２、出力禁止が指示されていない時は、入力同期信号に
   同期して入力信号を格納する、読み出し側にラインバッ
   ファが設けられた画像メモリと、出力禁止が指示されて
   いる時は、画像メモリからの信号を格納し、出力禁止が
   指示されていない時は、格納した信号を出力するＦＩＦ
   Ｏ型ラインメモリと、 入力同期信号に同期して入力信号を画像メモリに格納さ
   せ、基準同期信号に同期して、出力禁止を指示し、ＦＩ
   ＦＯ型ラインメモリが信号の格納を終了した後出力禁止
   を停止する制御手段とを有する非同期処理回路。