JPH02122646A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ いわゆるトレンチアイソレーションをもって素子分離す
る半導体装置の製造方法の改良に関し、電気的手法が使
用可能であり、半導体装置がずでにパッケージに封入さ
れている状態の製品に対しても非破壊的に使用可能であ
る、トレンチアイソレーションされた各島の厚さの測定
・管理方法を有する半導体装置の製造方法を提供するこ
とを目的とし、 本発明の手段は、表面が（１００）面である半導体単結
晶層（１）上に第１の■溝（４）を形成し、前記の第１
の■溝（４）を有する前記の半導体単結晶層（１）の表
面に絶縁膜（５）を形成し、この絶縁膜（５）上に多結
晶半導体層（６）を形成し、前記の半導体単結晶層（１
）を裏面から研磨して、前記の絶縁膜（５）によって分
離された前記の半導体単結晶層（１）よりなる島状領域
（７）を形成する工程を有する半導体装置の製造方法に
おいて、前記の第１の■溝（４）の形成と同時に特定の
値づ＼順次深さを異にする複数の第２のＶ溝（９）を形
成し、前記の研磨をもって、前記の半導体単結晶層（１
）の表面に、絶縁壁（１０）によって囲まれたマーク領
域（１１）を形成し、前記の第２の■溝（９）の各々の
前記の半導体単結晶層（１）上には、それぞれ電極（１
４ａ、１４ｂ、、。

、、１４ｎ）を形成し、この複数の電極（１４ａ、１４
ｂ、、、、　、１４ｎ）間に電流を流して、この複数の
電極（１４ｂＮ、．．．、１４ｎ）間の抵抗を測定し、
この抵抗が有限であるか無限大であるかを検出すること
によって、前記の半導体単結晶層（１）の厚さを演算す
る工程を有する半導体装置の製造方法である。

さらに具体的に述べれば、前記のマーク領域（１１）に
は、その高さが特定の値づゝ変えてある複数の壁状突起
（１２ａ、１２ｂ１００．．１２ｎ）を並置し、この複
数の壁状突起（１２ａ、１２ｂ２９．。

、１２ｎ）相互間と、壁状突起（１２ａ、１２ｎ）と前
記の絶縁壁（１０）との間の前記の半導体単結晶層（１
）上には、それぞれ電極（１４ａ、、１４ｂ、　、、。

、１４ｎ）を形成し、この複数の電極（１４ａ、１４ｂ
、−、、，１４ｎ）のうち、高さの低い壁状突起（１２
ａ）と前記の絶縁壁（１０）との間の前記の半導体単結
晶層（１）上に設けられた電極（１４ａ）を基準電極と
して、前記の複数の他の電極（１４ｂ１、　、　、．１
ｔｎ）のそれぞれとの間の抵抗を測定し、この抵抗が有
限である電極（１４ｆｉｎ）と無限大である電極（１４
ｉｎｆ　）とを検出し、この二つの電極（１４ｆｉｎ　
、１４ｉｎｆ）を基準として、前記の半導体単結晶層（
１）の厚さを演算する工程を有する半導体装置の製造方
法である。

これを改変して簡易な正否判定手段を実現すること−す
れば、前記のマーク領域（１１）には、その高さが前記
の半導体単結晶層（１）の許容最大値である第１の壁状
突起（１５ａ）と、その高さが前記の半導体単結晶層（
１）の許容最小値である第２の壁状突起（１５ｂ）とを
並置し、この二つの壁状突起（１５ａ、１５ｂ）相互間
と、壁状突起（１５ａ　、　１５ｂ　）と前記の絶縁壁
（１０）との間の前記の半導体単結晶層（１）上には、
それぞれ電極（１６ａ、１６ｂ、１６Ｃ）を形成し、こ
の電極（１６ａ、１６ｂ、１６ｃ）相互間の抵抗を測定
し、前記の絶縁壁（１０）と前記の第２の壁状突起（１
５ｂ）との間に設けられた電極（１６ｃ）と前記の第１
の壁状突起（１５ａ）と前記の第２の壁状突起（１５ｂ
）との間に設けられた電極（１６ｂ）との間の抵抗は有
限であり、前記の絶縁壁（１０）と前記の第１の壁状突
起（１５ａ）との間に設けられた電極（１６ａ）との間
の抵抗は無限大であるとき、前記の半導体単結晶層（１
）の厚さは正常であると判断する工程を有する半導体装
置の製造方法となる。

〔産業上の利用分野］ 本発明は、いわゆるトレンチアイソレーションをもって
素子分離する半導体装置の製造方法の改良に関する。さ
らに詳しくは、上記トレンチアイソレーションされた容
品の厚さを測定・管理する方法の改良に関する。

〔従来の技術］ 半導体装置においては、同一基板内に形成される多数の
素子の相互間を電気的に分離する必要があるが、伝統的
には、Ｐ−Ｎ接合部に逆バイアス電圧を印加するＰ−Ｎ
接合分離方式が使用されている。しかしながら、この方
式においては、形成される素子の電位の選択に制限が加
えられるという欠点がある。この欠点を排除するには、
絶縁物をもって分離すればよく、この絶縁物をもって分
離する素子分離方法の一種に■溝を利用する方法が知ら
れている。

本発明は、この■溝をもって素子分離された容品の厚さ
を測定・管理する方法の改良に関するものである。以下
に、従来技術に係る■溝をもって素子分離された半導体
装置の製造方法と、この素子分離方式をもって分離形成
された容品の厚さの測定方法とについて説明する。

第２図参照 表面が（１００）面である単結晶シリコン層ｌ上にレジ
スト膜２を形成し、■溝を形成する領域からこのレジス
ト膜２を除去して開口３を形成し、湿式エツチングをな
す、このようにして、表面が（１００）面である単結晶
シリコン層１に湿式エツチング法を適用すると、斜面が
（１００）面に対して５４．７°の角度をなす（１１１
）面よりなる■溝４が形成されることは周知である。

この■溝４の深さｈは、前記の開口３の幅をＤとすると
、 ｈ＝旦ｔａｎ５４．７゜ となり、開口３の幅りを制御することによって■溝の深
さｈを制御するとかできる。

第３図参照 レジスト膜２を除去し、■形とされた単結晶シリコンＮ
１の表面を酸化して絶縁膜５を形成した後、ＣＶＤ法等
を使用して多結晶シリコン居６を形成する。

第４図参照 単結晶シリコン層１を裏側から研磨し、前記の■溝４を
覆って形成されている絶縁膜５を露出させ、絶縁膜５に
よって相互に分離された単結晶シリコンＩｉ！１よりな
る島状領域７を形成する。

ところで、この島の厚さＨを管理する伝統的手法は、顕
微鏡を使用して島と島との間隔ｄを測定し、 を用いて島の厚さＨを求めることであった。

こ＼で、Ｄは■溝の幅であり、上記のレジスト膜２に形
成された開口３の幅によって決定される。

〔発明が解決しようとする課題］ 島の厚さＨを測定・管理する従来技術においては、前記
のとおり、島と島との間隔ｄを目視により測定すること
−されているので、ある程度の誤差は避けられない。こ
の島の厚さＨを測定・管理する方法の改良方法として次
の方法が知られている。

第５図参照 島状領域７の形成される半導体単結晶層１の一部領域に
、その高さが特定の値づ一部えである複数の壁状突起１
２ａ、１２ｂ、・・・、１２ｎを並置しておき、半導体
単結晶層ｌを研磨してｍ縁膜５によって分離された島状
領域７を形成するとき、最初に露出する壁状突起例えば
高さＨｌの壁状突起を検出すれば、（第５図は第２図、
第３図、第４図と上下方向が逆にされており、第４図に
おける裏面か′らの研磨は第５図においては上面からの
研磨となる。）島の厚さＨは、その最初に検出される壁
状突起の高さＨ６より薄く、それに隣接し、その次に低
い壁状突起の高さＨＬより厚いことが確認できる。その
高さが特定の値づ一部えである複数の壁状突起の数を多
くすれば、島の厚さの測定精度を高めることができる。

しかし、この方法は単結晶シリコン層１の表面に露出す
る壁状突起を目視で確認するものであり、電気的手法を
用いていないため、半導体装置がすでにパッケージに封
止された製品段階では、この方法を使用して島の厚さを
測定することは不可能である。

本発明の目的は、この欠点を解消することにあり、電気
的手法が使用可能であり、半導体装置がすでにパッケー
ジに封止された製品に対しても非破壊的に使用可能であ
る、トレンチアイソレーションされた容品の厚さの測定
・管理方法を存する半導体装置の製造方法を提供するこ
とにある。

〔課題を解決するための手段〕

上記の目的は、表面が（１００）面である半導体単結晶
層（１）上に第１のＶ溝（４）を形成し、前記の第１の
■溝（４）を有する前記の半導体単結晶層（１）の表面
に絶縁膜（５）を形成し、この絶縁膜（５）上に多結晶
半導体層（６）を形成し、前記の半導体単結晶層（１）
を裏面から研磨して、前記の絶縁膜（５）によって分離
された前記の半導体単結晶層（１）よりなる島状領域（
７）を形成する工程を有する半導体装置の製造方法にお
いて、前記の第１のＶ溝（４）の形成と同時に特定の値
づ一順次深さを異にする複数の第２の■溝（９）を形成
し、前記の研磨をもって、前記の半導体単結晶ＩＷ（１
）の表面に、絶縁壁（１０）によって囲まれたマーク領
域（１１）を形成し、前記の第２のＶ溝（９）の各々の
前記の半導体単結晶層（１）上には、それぞれ電極（１
４ａ、１４ｂ１．。

、、１４ｎ）を形成し、この複数の電極（１４ａ、１４
ｂ１．０．．１４ｎ）間に電流を流して、この複数の電
極（１４ｂＮ、．．．、１４ｎ）間の抵抗を測定し、こ
の抵抗が有限であるか無限大であるかを検出することに
よって、前記の半導体単結晶層（１）の厚さを演算する
工程を有する半導体装置の製造方法によって達成される
。

本発明の手段をさらに具体的に述べれば、前記のマーク
領域（１１）には、その高さが特定の値づ一部えである
複数の壁状突起（１２ａ、１２ｂ１．。

、、１２ｎ）を並置し、この複数の壁状突起（１２ａ、
１２ｂＮ、．．．、１２ｎ）相互間と、壁状突起（１２
ａ、１２ｎ）と前記の絶縁壁（１０）との間の前記の半
導体単結晶層（１）上には、それぞれ電極（１４ａ、１
４ｂ、−、、，１４ｎ）を形成し、この複数の電極（１
４ａ、１４ｂＮ、．．．、１４ｎ）のうち、高さの低い
壁状突起（１２Ｂ）と前記の絶縁壁（１０）との間の前
記の半導体単結晶Ｎ（１）上に設けられた電極（１４ａ
）を基準電極として、前記の複数の他の電極（１４ｂ、
、、、　、１４ｎ）のそれぞれとの間の抵抗を測定し、
この抵抗が有限である電極（１４ｆｉｎ）と無限大であ
る電極（１４ｉｎｆ）とを検出し、この二つの電極（１
４ｆｉｎ　、１４ｉｎｆ）を基準として、前記の半導体
単結晶層（１）の厚さを演算する工程を有する半導体装
置の製造方法となる。

また、本発明の手段を簡易な正否判定手段として実現す
れば、前記のマーク領域（１１）には、その高さが前記
の半導体単結晶層（１）の許容最大値である第１の壁状
突起（１５ａ）と、その高さが前記の半導体単結晶層（
１）の許容最小値である第２の壁状突起（１５ｂ）とを
並直し、この二つの壁状突起（１５ａ、１５ｂ）相互間
と、壁状突起（１５ａ、１５ｂ）と前記の絶縁壁（１０
）との間の前記の半導体単結晶層（１）上には、それぞ
れ電極（１６ａ、１６ｂ、１６ｃ）を形成し、この電極
（１６ａ。

１６ｂ、１６Ｃ）相互間の抵抗を測定し、前記の絶縁壁
（１０）と前記の第２の壁状突起（１５ｂ）との間に設
けられた電極（１６ｃ）と前記の第１の壁状突起（１５
ａ）と前記の第２の壁状突起（１５ｂ　）との間に設け
られた電極（１６ｂ　）との間の抵抗は有限であり、前
記の絶縁壁（１０）と前記の第１の壁状突起（１５ａ）
との間に設けられた電極（１６ａ）との間の抵抗は無限
大であるとき、前記の半導体単結晶層（１）の厚さは正
常であると判断する工程を有する半導体装ｒの製造方法
となる。

〔作用〕

本発明の第１の実施例（請求項２に対応）に係る半導体
装置の製造方法においては、一部領域に絶縁壁１０によ
って囲まれたマーク領域１１を形成し、その中に高さが
特定の値づ＼変更しである複数の壁状突起１２ａ、１２
ｂＮ、．．．、１２ｎを並置し、この壁状突起相互間と
、突起と前記の絶縁壁１０との間の半導体単結晶層１上
には、それぞれ電極１４ａ。

１４ｂＮ、．．．、１４ｎを設け、この複数の電極１４
ａ１１４ｂＮ、．．．、１４ｎのうち、高さの低い壁状
突起１２ａと絶縁壁１０との間の半導体単結晶層１上に
設けられた電極１４ａを基準電極として、これと他の電
極との間の抵抗を測定し、この抵抗が有限でありしかも
基準電極１４ａから一番遠い電極１４ｆｉｎと、抵抗が
無限大である電極１４ｉｎｆとを検出すれば、島の厚さ
はこの二つの電極１４ｆｉｎと１４ｉｎｆとに挟まれた
壁状突起の高さより薄く、それに隣接するそれより低い
壁状突起の高さより厚いことが確認できる。

さらに、本発明の第２の実施例に係る半導体装置の製造
方法に含まれる簡易な正否判定手段（請求項３に対応）
においては、一部領域に絶縁壁１０によって囲まれたマ
ーク領域１１を形成し、その中に島の厚さの許容最大値
と同じ高さの第１の壁状突起１５ａと、島の厚さの許容
最小値と同じ高さの第２の壁状突起１５ｂとを並置し、
二つの壁状突起１５ａ・１５ｂ相互間と、突起と絶縁壁
１０との間の半導体単結晶層１上に、それぞれ電極１６
ａ、１６ｂ、１６ｃを形成し、絶縁壁１０と第２の壁状
突起１５ｂとの間に設けられた電極１６ｃと第１の壁状
突起１５ａと第２の壁状突起１５ｂとの間に設けられた
電極１６ｂとの間の抵抗は有限であり、絶縁壁１０と第
１の壁状突起１５ａとの間に設けられた電極１６ａとの
間の抵抗は無限大であれば、島の厚さは第１の壁状突起
１５ａの高さ、すなわち、島の厚さの許容最大値より薄
り、第２の壁状突起１５ｂの高さ、すなわち島の厚さの
許容最小値より厚く正常であることが確認できる。

〔実施例〕

以下、図面を参照しつ一１本発明の二つの実施例に係る
半導体装置の製造方法について説明する。

気上± 第１ａ図参照 表面が（１００）面である単結晶シリコン層ｌ上に、マ
スク材例えばレジスト膜２を形成し、素子分離用■溝形
成領域に同一の幅を有する開口３を形成すると同時に、
一部領域に特定の値づ＼順次幅を異にする複数の開口８
を形成し、湿式エツチングをなして、斜面が（１１１）
面である素子分離用■溝４と特定の値づ一順次深さを異
にする複数の■溝９とを形成する。

第１ｂ図参照 レジスト膜２を除去し、表面に■溝４・９を有する単結
晶シリコン層１上を酸化して表面に二酸化シリコン絶縁
膜５を形成し、その上にＣＶＤ法等を使用して多結晶シ
リコン層６を形成する。

第１Ｃ図参照 単結晶シリコン層１を裏面から研磨して、絶縁膜５によ
って分離された単結晶シリコン層１よりなる島状領域７
を形成するとともに、一部領域に絶縁壁１０によって囲
まれたマーク領域１１を形成する、このマーク領域１１
には、その高さが特定の値づ一順次異なる複数の壁状突
起１２ａ、１２ｂ１１９１．１２ｎが並置される。

第１ｄ図参照 第１ｄ図は、第１ａ図、第１ｂ図、第１ｃ図と上下方向
が逆にされており、多結晶シリコン層６が下側になるよ
うに示しである。

複数の壁状突起１２ａ、１２ｂ５．、、．１２ｎ相互間
と、壁状突起１２ａ、１２ｎと絶縁壁１０との間のそれ
ぞれの一部領域に開口を有するマスク例えばレジスト膜
を形成して不純物を導入して不純物導入領域１３を形成
し、レジスト膜を除去して全面にアルミニウム等の金属
層を形成した後、それをバターニングして前記の不純物
導入領域１３上に電極１４ａ、１４ｂ、、、、　、１４
ｎを形成する。

高さの一番低い壁状突起１２ａと絶縁壁１０との間に設
けられた電極１４ａを基準電極として、これと他の電極
との間の抵抗を測定し、抵抗が有限でありしかも基準電
極１４ａから一番遠い電極１４ｆｉｎと、抵抗が無限大
である電極１４ｉｎｆとを検出すれば、島の厚さはこの
二つの電極１４ｆｉｎと１４ｉｎｆとの間にある壁状突
起の高さより薄く、それに隣接してそれより低い壁状突
起の高さより厚いことが確認できる。

第」■外 第１ｅ図参照 第１例と同一工程をもって一部領域に絶縁壁１０によっ
て囲まれたマーク領域１１を形成し、このマーク領域１
１に、その高さが島の厚さの許容最大値である第１の壁
状突起１５ａと、その高さが島の厚さの許容最小値であ
る第２の壁状突起１５ｂとを並置する。二つの壁状突起
１５ａ、１５ｂ相互間と、壁状突起１５ａ、１５ｂと絶
縁壁１０との間の単結晶シリコン層ｌの一部領域に第１
例と同様に不純物導入領域１３を形成して電極１６ａ、
１６ｂ、１６ｃを形成する。

絶縁壁１０と第２の壁状突起１５ｂとの間に設けられた
電極１６ｃと第１の壁状突起１５ａと第２の壁状突起１
５ｂとの間に設けられた電極１６ｂとの間の抵抗は有限
であり、絶縁壁ＩＯと第１の壁状突起１５ａとの間に設
けられた電極１６ａとの間の抵抗は無限大であれば、島
の厚さは許容最大値と許容最小値との間にあり正常であ
ることが確認できる。

〔発明の効果〕

以上説明せるとおり、本発明の第１の実施例に係る半導
体装置の製造方法においては、一部領域に絶縁壁によっ
て囲まれたマーク領域を形成し、その中に高さが特定の
値づ一変更しである複数の壁状突起を並置し、この壁状
突起相互間と、突起と前記の絶縁壁との間の半導体単結
晶層上には、それぞれ電極を設け、この複数の電極のう
ち、高さの低い壁状突起と絶縁壁との間の半導体単結晶
層上に設けられた電極を基準電極として、これと他の電
極との間の抵抗を測定し、この抵抗が有限でありしかも
基準電極から一番遠い電極と、抵抗が無限大である電極
とを検出すること−されているので、島の厚さはこの二
つの電極に挟まれた壁状突起の高さより薄く、それに隣
接するそれより低い壁状突起の高さより厚いことを確認
することができる。このようにして、トレンチアイソレ
ーションされた容品の厚さを測定・管理方法を有する半
導体装置の製造方法を提供することができる。

また、本発明の第２の実施例に係る半導体装置の製造方
法においては、一部領域に絶縁壁によって囲まれたマー
ク領域を形成し、その中に島の厚さの許容最大値と同じ
高さの第１の壁状突起と、島の厚さの許容最小値と同じ
高さの第２の壁状突起とを並置し、二つの壁状突起相互
間と、突起と絶縁壁との間の半導体単結晶層上に、それ
ぞれ電極を形成し、絶縁壁と第２の壁状突起との間に設
けられた電極と第１の壁状突起と第２の壁状突起との間
に設けられた電極との間の抵抗は有限であり、絶縁壁と
第１の壁状突起との間に設けられた電極との間の抵抗が
無限大であることを観測すること＼されているので、島
の厚さは第１の壁状突起の高さ、すなわち、島の厚さの
許容最大値より薄く、第２の壁状突起の高さ、すなわち
島の厚さの許容最小値より厚く正常であることを確Ｌ２
することができる。このようにして、トレンチアイソレ
ーションされた容品の厚さを、簡易に測定・管理方法を
有する半導体装置の製造方法を提供することができる。

このように、本発明に係る半導体装置の製造方法におい
ては、電気的手法を使用して、トレンチアイソレーショ
ンされた容品の厚さを測定・管理できるので、半導体装
置がパッケージに封止された後の製品に対しても、非破
壊的に島の厚さを測定・管理することが可能である。

【図面の簡単な説明】

第１ａ図〜第１ｄ図は、本出願の発明の第１実施例に係
る半導体装置の製造方法の主要工程図である。 第１ｅ図は、本出願の発明の第２実施例に係る半導体装
置の製造方法の主要工程図である。 第２図、第３図は、従来技術に係る■溝による島状領域
形成工程図である。 第４図は、従来技術に係る■溝による島状領域形成工程
と従来技術に係る島の厚さ測定原理を示す図である。 第５図は、従来技術に係る島の厚さ測定原理を示す図で
ある。 １　・　・ ２　・　・ ３　・　・ ４　・　・ ５　・　・ ６　・　・ ７　・　・ ８　・　・ ９　・　・ １０・　・ １１・　・ ２ａ１ １３・　・ １４ａ。 １５ａ、 １６ａ。 ・半導体単結晶層（単結晶シリコン層）・レジスト膜、 ・開口、 ・■溝、 ・絶縁膜、 ・多結晶半導体層（多結晶シリコン層）・島状領域、 ・幅の異なる開口、 ・深さの異なるＶ溝、 ・絶縁壁、 ・マーク領域、 １２ｂ１．　、　、．１２ｎ　−−−壁状突起、・不純
物導入領域、 １４ｂＮ、．．．、１４ｎ・・−電極、１５ｂ・・・壁
状突起、 １６ｂ、１６ｃ・・・電極、 ｈ　・ ・■溝の潔さ、 Ｈ・　・ ・島の厚さ、 ・島と島との間隔。

Claims (1)

1. 【特許請求の範囲】 ［１］表面が（１００）面である半導体単結晶層（１）
   上に第１のＶ溝（４）を形成し、前記第１のＶ溝（４）
   を有する前記半導体単結晶層（１）の表面に絶縁膜（５
   ）を形成し、該絶縁膜（５）上に多結晶半導体層（６）
   を形成し、前記半導体単結晶層（１）を裏面から研磨し
   て、前記絶縁膜（５）によって分離された前記半導体単
   結晶層（１）よりなる島状領域（７）を形成する工程を
   有する半導体装置の製造方法において、 前記第１のＶ溝（４）の形成と同時に特定の値づゝ順次
   深さを異にする複数の第２のＶ溝（９）を形成し、 前記研磨をもって、前記半導体単結晶層（１）の表面に
   、絶縁壁（１０）によって囲まれたマーク領域（１１）
   を形成し、 前記第２のＶ溝（９）の各々の前記半導体単結晶層（１
   ）上には、それぞれ電極（１４ａ、１４ｂ、．．．、１
   ４ｎ）を形成し、 該複数の電極（１４ａ、１４ｂ、．．．、１４ｎ）間に
   電流を流して、該複数の電極（１４ｂ、．．．、１４ｎ
   ）間の抵抗を測定し、 該抵抗が有限であるか無限大であるかを検出することに
   よって、前記半導体単結晶層（１）の厚さを演算する 工程を有することを特徴とする半導体装置の製造方法。 ［２］前記マーク領域（１１）には、その高さが特定の
   値づゝ変えてある複数の壁状突起（１２ａ、１２ｂ、．
   ．．、１２ｎ）を並置し、 該複数の壁状突起（１２ａ、１２ｂ、．．．、１２ｎ）
   相互間と、壁状突起（１２ａ、１２ｎ）と前記絶縁壁（
   １０）との間の前記半導体単結晶層（１）上には、それ
   ぞれ電極（１４ａ、１４ｂ、．．．、１４ｎ）を形成し
   、 該複数の電極（１４ａ、１４ｂＮ、．．．、１４ｎ）の
   うち、高さの低い壁状突起（１２ａ）と前記絶縁壁（１
   ０）との間の前記半導体単結晶層（１）上に設けられた
   電極（１４ａ）を基準電極として、前記複数の他の電極
   （１４ｂＮ、．．．、１４ｎ）のそれぞれとの間の抵抗
   を測定し、 該抵抗が有限である電極（１４ｆｉｎ）と無限大である
   電極（１４ｉｎｆ）とを検出し、 該二つの電極（１４ｆｉｎ、１４ｉｎｆ）を基準として
   、前記半導体単結晶層（１）の厚さを演算する工程を有
   することを特徴とする請求項１記載の半導体装置の製造
   方法。 ［３］前記マーク領域（１１）には、その高さが前記半
   導体単結晶層（１）の許容最大値である第１の壁状突起
   （１５ａ）と、その高さが前記半導体単結晶層（１）の
   許容最小値である第２の壁状突起（１５ｂ）とを並置し
   、 該二つの壁状突起（１５ａ、１５ｂ）相互間と、壁状突
   起（１５ａ、１５ｂ）と前記絶縁壁（１０）との間の前
   記半導体単結晶層（１）上には、それぞれ電極（１６ａ
   、１６ｂ、１６ｃ）を形成し、 該電極（１６ａ、１６ｂ、１６ｃ）相互間の抵抗を測定
   し、 前記絶縁壁（１０）と前記第２の壁状突起（１５ｂ）と
   の間に設けられた電極（１６ｃ）と前記第１の壁状突起
   （１５ａ）と前記第２の壁状突起（１５ｂ）との間に設
   けられた電極（１６ｂ）との間の抵抗は有限であり、前
   記絶縁壁（１０）と前記第１の壁状突起（１５ａ）との
   間に設けられた電極（１６ａ）との間の抵抗は無限大で
   あるとき、前記半導体単結晶層（１）の厚さは正常であ
   ると判断する 工程を有することを特徴とする請求項１記載の半導体装
   置の製造方法。