JPH02116173A - 薄膜電界効果型トランジスタの製造方法 - Google Patents
薄膜電界効果型トランジスタの製造方法Info
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- JPH02116173A JPH02116173A JP63269724A JP26972488A JPH02116173A JP H02116173 A JPH02116173 A JP H02116173A JP 63269724 A JP63269724 A JP 63269724A JP 26972488 A JP26972488 A JP 26972488A JP H02116173 A JPH02116173 A JP H02116173A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマトリクス表示素子などに用いる薄膜電界効果
型トランジスタおよびその製造方法に関する。
型トランジスタおよびその製造方法に関する。
（従来の技術）
近年アクティブマトリクス型の液晶表示素子の普及に伴
い様々な形の薄膜トランジスタが提案されている。現在
、実用化されているものはいずれも、ゲートを積層膜の
下側に配し、ソース、ドレインを積層膜の上側に配する
逆スタガード型の構造をとっている。（セミコンダクタ
ーズアンドセミメタル ズ）（ＳＥＭＩＣＯＮＤＵＣ
ＴＯＲ８ＡＮＤ ＳＥＭＩ−ＭＥＴＡＬＳ第２１巻、Ｄ
部、第８９項）ルコンバーとスピア（ＬｅＣｏｍｂｅｒ
ａｎｄ ５ｐｅａｒ）著等参照）従来型の薄膜トラン
ジスタでは第４図のように、絶縁性基板上にゲート電極
１、ゲート絶縁膜２としての非晶質窒化シリコン薄膜、
非晶質シリコン薄膜３をこの順に形成し、さらにこの上
にリンをドープした非晶質シリコン薄膜４を成膜し、こ
の上からソース、ドレイン電極としてＣｒ電極５を配し
て、チャンネル層とのコンタクトを形成する。この場合
、このままではドレイン部とソース部とはリンをドープ
した非晶質シリコン薄膜で導通常態にあり、トランジス
タ動作を行なわないので、ゲート絶縁膜上の、リンをド
ープした非晶質シリコン薄膜を完全にエツチング除去す
ることが必要であった。
い様々な形の薄膜トランジスタが提案されている。現在
、実用化されているものはいずれも、ゲートを積層膜の
下側に配し、ソース、ドレインを積層膜の上側に配する
逆スタガード型の構造をとっている。（セミコンダクタ
ーズアンドセミメタル ズ）（ＳＥＭＩＣＯＮＤＵＣ
ＴＯＲ８ＡＮＤ ＳＥＭＩ−ＭＥＴＡＬＳ第２１巻、Ｄ
部、第８９項）ルコンバーとスピア（ＬｅＣｏｍｂｅｒ
ａｎｄ ５ｐｅａｒ）著等参照）従来型の薄膜トラン
ジスタでは第４図のように、絶縁性基板上にゲート電極
１、ゲート絶縁膜２としての非晶質窒化シリコン薄膜、
非晶質シリコン薄膜３をこの順に形成し、さらにこの上
にリンをドープした非晶質シリコン薄膜４を成膜し、こ
の上からソース、ドレイン電極としてＣｒ電極５を配し
て、チャンネル層とのコンタクトを形成する。この場合
、このままではドレイン部とソース部とはリンをドープ
した非晶質シリコン薄膜で導通常態にあり、トランジス
タ動作を行なわないので、ゲート絶縁膜上の、リンをド
ープした非晶質シリコン薄膜を完全にエツチング除去す
ることが必要であった。
（発明の解決しようとする課題）
しかし、大面積においてリンをドーピングした非晶質シ
リコン薄膜のみを均一にエツチングすることは困難であ
るため、その下のドーピングしていない層の中のある一
定の深さのところまでエツチングしてリンをドープした
層を完全に除去していた。ところが均一性と再現性を十
分に満足してエツチングをストップさせることは、エツ
チング時の環境、あるいは、プロセスに起因する表面の
状態の微妙な変化に対して、かなり不安定であった。例
えば、表面に薄く自然酸化膜が発生したり、微量の有機
物のようなものが残っているとエツチングのレートが変
化して、エツチングに要する時間が変化し、同じ条件で
同じ時間エツチングしても同じ深さまでエツチングされ
なくなる。
リコン薄膜のみを均一にエツチングすることは困難であ
るため、その下のドーピングしていない層の中のある一
定の深さのところまでエツチングしてリンをドープした
層を完全に除去していた。ところが均一性と再現性を十
分に満足してエツチングをストップさせることは、エツ
チング時の環境、あるいは、プロセスに起因する表面の
状態の微妙な変化に対して、かなり不安定であった。例
えば、表面に薄く自然酸化膜が発生したり、微量の有機
物のようなものが残っているとエツチングのレートが変
化して、エツチングに要する時間が変化し、同じ条件で
同じ時間エツチングしても同じ深さまでエツチングされ
なくなる。
したがって、同じ条件で作製しても素子ごとにばらつき
か生じてしまうという課題があった。特に液晶表示素子
を操り返し作製する場合には、再現性を確保するための
、かなり厳しい管理を必要とした。
か生じてしまうという課題があった。特に液晶表示素子
を操り返し作製する場合には、再現性を確保するための
、かなり厳しい管理を必要とした。
本発明の目的はこのエツチング除去による不安定性を解
消し、再現性良くソース、ドレイン分離の現実を行いう
る構造を有する薄膜電界効果型トランジスタおよびその
製造方法を提供することにある。
消し、再現性良くソース、ドレイン分離の現実を行いう
る構造を有する薄膜電界効果型トランジスタおよびその
製造方法を提供することにある。
（課題を解決するための手段）
この発明は、絶縁性基板上に、基板側からゲート電極、
ゲート絶縁膜、シリコン薄膜の順に配置され、その上に
、ソースおよびドレイン電極が配置されている構造を持
つ、薄膜電界効果型トランジスタにおいて、前記シリコ
ン薄膜のソース・ドレイン電極と前記シリコン薄膜との
コンタクト部に５族元素またはその化合物をドーピング
して活性化させた活性領域を持ち、該活性領域の間に５
族元素またはその化合物及び３族元素またはその化合物
をドーピングした高抵抗領域を有することを特徴とする
薄膜電界効果型トランジスタである。さらに本発明の薄
膜電界効果型トランジスタの製造方法は、絶縁性基板上
に、基板側からゲート電極、ゲート絶縁膜、シリコン薄
膜をこの順に形成し、該シリコン薄膜全面に５族元素ま
たはその化合物をイオン注入し、さらにソース・ドレイ
ン電極を形成後、ソース・ドレイン電極とのコンタクト
領域の間の前記シリコン薄膜に３族元素またはその化合
物をイオン注入して高抵抗領域を形成することを特徴と
する。
ゲート絶縁膜、シリコン薄膜の順に配置され、その上に
、ソースおよびドレイン電極が配置されている構造を持
つ、薄膜電界効果型トランジスタにおいて、前記シリコ
ン薄膜のソース・ドレイン電極と前記シリコン薄膜との
コンタクト部に５族元素またはその化合物をドーピング
して活性化させた活性領域を持ち、該活性領域の間に５
族元素またはその化合物及び３族元素またはその化合物
をドーピングした高抵抗領域を有することを特徴とする
薄膜電界効果型トランジスタである。さらに本発明の薄
膜電界効果型トランジスタの製造方法は、絶縁性基板上
に、基板側からゲート電極、ゲート絶縁膜、シリコン薄
膜をこの順に形成し、該シリコン薄膜全面に５族元素ま
たはその化合物をイオン注入し、さらにソース・ドレイ
ン電極を形成後、ソース・ドレイン電極とのコンタクト
領域の間の前記シリコン薄膜に３族元素またはその化合
物をイオン注入して高抵抗領域を形成することを特徴と
する。
（作用）
イオン注入は、注入不純物の深さ方向の分布を非常に精
密にコントロールでき、大面積に対して適用してもエツ
チングにくらべて均一性、再現性よく行うことが可能で
ある。一方、リンなどの５族元素またはその化合物がド
ーピングされた非晶質半導体薄膜層に対して、ボロンな
どの３族元素またはその化合物をドーピングすると、キ
ャリアの補償が行なわれる。このとき、５族元素のドー
ピングと３族元素のドーピングをイオン注入によって行
なうと、両者の深さ方向の分布は補償に十分な程度一致
する。このことを、利用して、絶縁基板上にゲート電極
、ゲート絶縁膜、シリコン薄膜を順次形成したあと、マ
スクなしに全面５族元素またはその化合物をイオン注入
し、しかるのちにゲート電極上で、ソース、ドレインが
分離されるような領域に対して、３族元素またはその化
合物をイオン注入することにより、ドーピング層をエツ
チングする工程を含まないで薄膜電界効果型トランジス
タが形成できる。
密にコントロールでき、大面積に対して適用してもエツ
チングにくらべて均一性、再現性よく行うことが可能で
ある。一方、リンなどの５族元素またはその化合物がド
ーピングされた非晶質半導体薄膜層に対して、ボロンな
どの３族元素またはその化合物をドーピングすると、キ
ャリアの補償が行なわれる。このとき、５族元素のドー
ピングと３族元素のドーピングをイオン注入によって行
なうと、両者の深さ方向の分布は補償に十分な程度一致
する。このことを、利用して、絶縁基板上にゲート電極
、ゲート絶縁膜、シリコン薄膜を順次形成したあと、マ
スクなしに全面５族元素またはその化合物をイオン注入
し、しかるのちにゲート電極上で、ソース、ドレインが
分離されるような領域に対して、３族元素またはその化
合物をイオン注入することにより、ドーピング層をエツ
チングする工程を含まないで薄膜電界効果型トランジス
タが形成できる。
（実施例）
第１図に、本発明の薄膜電界効果型トランジスタの一実
施例の断面図を示す。第２図にはこのトランジスタの平
面図を示す。以下、このトランジスタ作製のプロセスに
ついて述べる。
施例の断面図を示す。第２図にはこのトランジスタの平
面図を示す。以下、このトランジスタ作製のプロセスに
ついて述べる。
まず、絶縁性基板上にＣｒをスパッタ法により１ｏｏｏ
Ａ堆積させる。このＣｒをゲート電極１のバタンを残し
、不要なＣｒをエツチング除去する。さらに、これを純
水で十分に洗浄したのち、プラズマＣＶＤ法を用いて、
ゲート絶縁膜２として非晶質窒化シリコン薄膜を４００
ＯＡ、さらに水素化非晶質シリコン薄膜ａｏｏｏＡを連
続形成する。この上にリンを２５ｋＶで３ Ｘ １０１
５ｄｏｓｅ／ｃｍ２だけ、全面均一にイオン注入を行な
う。これに伴いリンは第３図のように分布することにな
る。これを、希ふり酸で表面に形成された自然酸化膜を
除去したのち、Ｃｒをスパッタにより５００人堆積させ
る。これを２３０°Ｃでアニールすることにより、非晶
質シリコンとＣｒとの間にシリサイド６が形成されると
同時に、注入したリンが非晶質シリコン中で活性化され
、活性領域４が形成される。ここで、堆積させたＣｒを
、第２図中のゲート電極１のバタンと重なりを持つソー
ス、ドレイン電極５のバタンにエツチングする。このと
き、Ｃｒと非晶質シリコンの界面には、Ｃｒシリサイド
が形成されているので、これを３％のバッフアートふっ
酸で取り除く。ここでＣｒをイオン遮蔽マスクとして、
ふっ化ボロン（ＢＦ２＋）を３５ｋＶで３ Ｘ １０１
５ｄｏｓｅ／ｃｍ２だけ全面均一にイオン注入する。こ
のイオン注入に伴い、ボロンの原子は第３図にあるよう
に分布する。
Ａ堆積させる。このＣｒをゲート電極１のバタンを残し
、不要なＣｒをエツチング除去する。さらに、これを純
水で十分に洗浄したのち、プラズマＣＶＤ法を用いて、
ゲート絶縁膜２として非晶質窒化シリコン薄膜を４００
ＯＡ、さらに水素化非晶質シリコン薄膜ａｏｏｏＡを連
続形成する。この上にリンを２５ｋＶで３ Ｘ １０１
５ｄｏｓｅ／ｃｍ２だけ、全面均一にイオン注入を行な
う。これに伴いリンは第３図のように分布することにな
る。これを、希ふり酸で表面に形成された自然酸化膜を
除去したのち、Ｃｒをスパッタにより５００人堆積させ
る。これを２３０°Ｃでアニールすることにより、非晶
質シリコンとＣｒとの間にシリサイド６が形成されると
同時に、注入したリンが非晶質シリコン中で活性化され
、活性領域４が形成される。ここで、堆積させたＣｒを
、第２図中のゲート電極１のバタンと重なりを持つソー
ス、ドレイン電極５のバタンにエツチングする。このと
き、Ｃｒと非晶質シリコンの界面には、Ｃｒシリサイド
が形成されているので、これを３％のバッフアートふっ
酸で取り除く。ここでＣｒをイオン遮蔽マスクとして、
ふっ化ボロン（ＢＦ２＋）を３５ｋＶで３ Ｘ １０１
５ｄｏｓｅ／ｃｍ２だけ全面均一にイオン注入する。こ
のイオン注入に伴い、ボロンの原子は第３図にあるよう
に分布する。
これを２３０°Ｃでアニールすると、ボロンが活性化し
てこの部分で補償が行なわれ、抵抗が７桁以上あがり、
高抵抗領域７が形成される。このとき、弗素は非晶質シ
リコン薄膜中に残り、膜中のダングリングボンドなどに
結合して膜中で大きな役割は果たさない。これによりソ
ース、ドレインが精度よく分離される。最後に非晶質窒
化シリコン、水素化非晶質シリコンの２層を、ＴＰＴに
必要なアイランド９を除いて、エツチング除去する。
てこの部分で補償が行なわれ、抵抗が７桁以上あがり、
高抵抗領域７が形成される。このとき、弗素は非晶質シ
リコン薄膜中に残り、膜中のダングリングボンドなどに
結合して膜中で大きな役割は果たさない。これによりソ
ース、ドレインが精度よく分離される。最後に非晶質窒
化シリコン、水素化非晶質シリコンの２層を、ＴＰＴに
必要なアイランド９を除いて、エツチング除去する。
以上の実施例では、アニールを２回行っているが、最後
のアニール１回のみとしてもよい。またボロンをイオン
注入する場合には、ＢＦ２＋の形でなく、Ｂ＋やＢＰ十
を利用しても良い。Ｂ＋の場合には注入する加速電圧を
９ｋＶ、 ＢＦ＋の場合には加速電圧を２４ｋＶにして
、３ Ｘ １０１５ｄｏｓｅ／ｃｍ２だけ、イオン注入
するとよい。
のアニール１回のみとしてもよい。またボロンをイオン
注入する場合には、ＢＦ２＋の形でなく、Ｂ＋やＢＰ十
を利用しても良い。Ｂ＋の場合には注入する加速電圧を
９ｋＶ、 ＢＦ＋の場合には加速電圧を２４ｋＶにして
、３ Ｘ １０１５ｄｏｓｅ／ｃｍ２だけ、イオン注入
するとよい。
（発明の効果）
本発明によりソース、ドレイン分離を大面積に置いても
均一に、また再現性よく行うことができた。
均一に、また再現性よく行うことができた。
第１図は本発明の一実施例の断面図。第２図は本発明の
一実施例の平面図。第３図は不純物の深さ方向の濃度分
布を示す図。第４図は従来例の断面図である。 図において、 １・・・ゲート電極、２・、・ゲート絶縁膜、３・・・
非晶質シリコン薄膜、４・・・活性領域、５・・・ソー
ス電極またはドレイン電極、６・・・Ｃｒシリサイド、
７・・・高抵抗領域、９・・・アイランドである。
一実施例の平面図。第３図は不純物の深さ方向の濃度分
布を示す図。第４図は従来例の断面図である。 図において、 １・・・ゲート電極、２・、・ゲート絶縁膜、３・・・
非晶質シリコン薄膜、４・・・活性領域、５・・・ソー
ス電極またはドレイン電極、６・・・Ｃｒシリサイド、
７・・・高抵抗領域、９・・・アイランドである。
Claims (2)
- （１）絶縁性基板上に、基板側からゲート電極、ゲート
絶縁膜、シリコン薄膜の順に配置され、その上に、ソー
スおよびドレイン電極が配置されている構造を持つ、薄
膜電界効果型トランジスタにおいて、前記シリコン薄膜
のソース、ドレイン電極と前記シリコン薄膜とのコンタ
クト部に５族元素またはその化合物をドーピングして活
性化させた活性領域を持ち、該活性領域の間に５族元素
またはその化合物および３族元素またはその化合物をド
ーピングし高抵抗領域を有することを特徴とする薄膜電
界効果型トランジスタ。 - （２）絶縁性基板上に、基板側からゲート電極、ゲート
絶縁膜、シリコン薄膜の順に形成し、該シリコン薄膜全
面に５族元素またはその化合物をイオン注入し、さらに
ソース・ドレイン電極を形成後、ソースおよびドレイン
電極のコンタクト領域の間の前記シリコン薄膜に３族元
素またはその化合物をイオン注入して高抵抗領域を形成
することを特徴とする薄膜電界効果型トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26972488A JP2522364B2 (ja) | 1988-10-25 | 1988-10-25 | 薄膜電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26972488A JP2522364B2 (ja) | 1988-10-25 | 1988-10-25 | 薄膜電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116173A true JPH02116173A (ja) | 1990-04-27 |
| JP2522364B2 JP2522364B2 (ja) | 1996-08-07 |
Family
ID=17476282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26972488A Expired - Lifetime JP2522364B2 (ja) | 1988-10-25 | 1988-10-25 | 薄膜電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522364B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286659A (en) * | 1990-12-28 | 1994-02-15 | Sharp Kabushiki Kaisha | Method for producing an active matrix substrate |
| US5559344A (en) * | 1992-01-31 | 1996-09-24 | Hitachi, Ltd. | Thin-film semiconductor element, thin-film semiconductor device and methods of fabricating the same |
| US6285041B1 (en) | 1996-08-29 | 2001-09-04 | Nec Corporation | Thin-film transistor having a high resistance back channel region am) fabrication method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302769A (ja) * | 1988-05-30 | 1989-12-06 | Seikosha Co Ltd | 逆スタガー型シリコン薄膜トランジスタの製造方法 |
-
1988
- 1988-10-25 JP JP26972488A patent/JP2522364B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302769A (ja) * | 1988-05-30 | 1989-12-06 | Seikosha Co Ltd | 逆スタガー型シリコン薄膜トランジスタの製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286659A (en) * | 1990-12-28 | 1994-02-15 | Sharp Kabushiki Kaisha | Method for producing an active matrix substrate |
| US5559344A (en) * | 1992-01-31 | 1996-09-24 | Hitachi, Ltd. | Thin-film semiconductor element, thin-film semiconductor device and methods of fabricating the same |
| US6285041B1 (en) | 1996-08-29 | 2001-09-04 | Nec Corporation | Thin-film transistor having a high resistance back channel region am) fabrication method thereof |
| US6461901B1 (en) | 1996-08-29 | 2002-10-08 | Nec Corporation | Method of forming a thin-film transistor having a high resistance back channel region |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522364B2 (ja) | 1996-08-07 |
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