JPH02114559A - 半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以Ｆの順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来技術 り２発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図、第２図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明は半導体メモリの製造方法、特に多結晶シリコン
膜からなる一対の高抵抗負荷及び一対のＭＯ３Ｉ−ラン
ジスタからなるフリップフロタブと、一対のスイッチン
グトランジスタによってメモリセルが構成された半導体
メモリの製造方法に関１−る。

（Ｂ９発明の概要） 本発明は、上記の半導体メモリの製造方法において、 高抵抗負荷となる多結晶シリコン膜の安定化を図るため
の加熱処理を半導体基板表面部の温度上昇を伴うことな
く行うようにするため、多結晶シリコン膜をパルスレー
ザビーム照射により加熱するものである。

（Ｃ，従来技術） スターティックＲＡＭは一般にメモリセルが一対の負荷
手段及び一対の駆動ＭＯＳトランジスタからなるフリッ
プフロップと、一対のスイッチングＭＯＳトランジスタ
からなり、リフレッシュ動作が不要なので使いやすく高
速性に優れており、大容量化に対する要望が非常に強い
。そして、その要望に応えるための開発努力が為され電
子材料１９８７年６月号９２〜９７頁ｒ１ＭＳＲＡＭを
実現した微細ＣＭＯＳプロセス」に紹介されているよう
に１Ｍビットという大容量のスターティックＲＡＭの量
産が可能になった。しかし、スターティックＲＡＭに対
する大容量化の要望は４Ｍビット、１６Ｍビットという
ように拡大する方であり、メーカーはそれに応えていか
なければならない。

ところで、２５６にビットのスターティックＲＡＭは負
荷り段が多結晶シリコン膜からなる高抵抗負荷によって
構成されており、各高抵抗負荷の抵抗はスタンバイ電流
を小さくして消費電力の低減を図るためＲＡＭの容量が
大きくなる程大きいことが要望される。しかも高抵抗負
荷となる多結晶シリコン膜には記憶容量が大きくなる程
非常に比抵抗が大きくなることが要求される。というの
は、ＲＡＭの記憶容量が大きくなると各高抵抗負荷の長
さが短くなるにも拘らず抵抗値を大きくしなければなら
ないからである。そして、単に抵抗値が高いたけでなく
抵抗値の安定性が高いことが必要とされ、そのためには
加熱処理して多結晶シリコン膜の活性化を図り結晶粒界
等に存在するトラップを減少させることにより再結合電
流を抑制することが必要である。

そして、従来において多結晶シリコン膜の活性化のため
の加熱処理を例えば６００℃という比較的低い温度での
長時間加熱処理により行うことが試みられた。これによ
れば、半導体基板の表面部に形成されたＭＯＳトランジ
スタのソース・ドレイン形成部分においてバーチカル（
縦方向）固相エピタキシーが起り接合部が良好に形成さ
れて好ましいといえるからである。しかし、高抵抗負荷
となる多結晶シリコン膜は同相成長が起るだけでトラッ
プが多く比抵抗を大きくすることが難しいうえ抵抗の安
定性が悪い。

そこで、稍高い温度である９００℃、数十分という加熱
炉による加熱処理あるいはハロゲンランプ等による赤外
線でもつと高い温度である１１００℃で短時間例えば土
砂間加熱により加熱処理を行うのが普通であった。

（Ｄ、発明が解決しようとする問題点）ところで、上述
した９００℃、数十分の加熱炉による加熱処理あるいは
１１００℃、１０秒程度の赤外線照射によれば、上述し
たようにトラップを減少させることができるので抵抗値
の増大、安定化を図ることができるけれども半導体基板
のＭＯＳトランジスタが形成された表面部がその加熱処
理によって温度ト昇しソース・ドレインを成す拡散層の
不純物濃度プロファイルが変動してしまうという問題が
ある。即ち、９００℃、数十分あるいは１１００℃、１
０秒間というような加熱でも多結晶シリコン膜に吸収さ
れない波長の成分が加熱光線の中に多くあるので多結晶
シリコン膜だけでなく多結晶シリコン膜の下側にある半
導体基板も加熱されて温度上昇し、その結果、ソース・
トレイン層内の不純物が拡散するのである。その結果、
ＭＯＳトランジスタのチャンネル長かこの加熱処理によ
って０．１５μｍも縮むということが起きる。そのため
、０．５μｍルール［仕残（４Ｍビットスターティック
ＲＡＭ）に対応するのが限度で０．３５μｍルール世代
（１６ＭビットスターティックＲＡＭ）には対応できな
いということが予測される。

また、ソース・ドレイン層内の不純物の拡散はチャンネ
ル長が縮むという問題だけでなく、ソース・ドレインか
らコンタクト部を通７て多結晶シリコン膜へ不純物が拡
散して抵抗体実効長が短くなり、高抵抗負荷の高抵抗化
が妨げられるという問題もある。

本発明はこのような問題点を解決すべく為されたもので
あり、高抵抗負荷となる多結晶シリコン膜の安定化を図
るための加熱処理を半導体基板表面部の温度上昇を伴う
ことなく行うことができるようにすることを目的とする
。

（Ｅ、問題点を解決するための手段） 本発明半導体メモリの製造方法は上記問題点を解決する
ため、多結晶シリコン膜をパルスレーザビーム照射によ
り加熱することを特徴とする。

（Ｆ、作用） 本発明半導体メモリの製造方法によれば、シリコンに吸
収される波長のレーザビームを照射することによってレ
ーザからのビームを多結晶シリコン膜によって略完全に
吸収し多結晶シリコン膜を通過して半導体基板表面部に
至るビームがほとんど生じないようにすることができる
。依って、半導体基板の温度上昇を伴うことなく多結晶
シリコン膜を有効に加熱してその高抵抗化、抵抗の安定
化のための膜質制御を行うことができるのである。

（Ｇ、実施例）［第１図、第２図］ 以丁、本発明半導体メモリの製造方法を図示実施例に従
って詳細に説明する。

第１図（Ａ）乃至（Ｄ）は本発明半導体メモリの製造方
法の一つの実施例を工程順に示す断面図である。

（Ａ）第１図（Ａ）に示すように半導体基板１の表面部
にＭＯＳトランジスタを形成しソース・トレイン領域５
と高抵抗負荷とを接続するためのコンタクトホール８を
形成した後高抵抗負荷となる多結晶シリコン膜９を形成
する。該多結晶シリコン膜９の膜厚は５０〜８００人が
好ましいといえる。というのは、８００人より厚いと後
の加熱処理において多結晶シリコン膜９の表面側の部分
は有効に加熱されるけれども底側の部分は加熱されずア
ニールされないという現象が生じ、また５０人よりも薄
いとレーザビームが多結晶シリコン膜９を通過して多結
晶シリコン膜９の下地側に達して半導体基板１のＭＯＳ
）ランジスタが形成された表面部が加熱されるからであ
る。

尚、図において２はフィールド絶縁膜、３はゲート絶縁
膜、４はゲート電極を成す第１層目の多結晶シリコン膜
で、不純物がドーピングされて低抵抗化ざわている。５
．６はソース・ドレイン領域、７は層間絶縁膜である。

（Ｂ）次に、同図（Ｂ）に示すように多結晶シリコン膜
９に対してシリコンイオンＳｉ＋を打込む。この工程は
不ｉｒ欠ではないが、多結晶シリコン膜９を一旦アモル
ファス化することができるので好ましい。というのは、
アモルファス化しておくと後の加熱処理において良好な
膜質の多結晶シリコンにすることができるからである。

シリコンＳｉ”の打込量は例えばｌＸｌ０１５／ｃｍ”
が、打込エネルギーは例えば４０にｅＶが好ましい。

そして、その後、窒素（Ｎ２１）雰囲気中で６００℃、
１０時間のアニールを行なうゆ（Ｃ）次に、同図（Ｃ）
に示すようにエキシマレーザ（ＸｅＣ１）によりレーザ
ビームを照射して多結晶シリコン膜９を活性化する。照
射はエネルギーは３１０ｍＪ／ｃｍ”以上だと多結晶シ
リコン膜９が溶解して平坦性が低下してしまうのでそれ
以下にする必要がある。具体的には２３０ｍＪ／ｃｍ２
が良い。照射時間も５０ｎ秒程度のきわめて短くし、原
則的に１回、即ち、１パルス照射によって多結晶シリコ
ン膜９の活性化をする。

エキシマレーザから発生するレーザビームは紫外線であ
り、シリコンの吸収係数が略１００％である。従って、
多結晶シリコン膜９は有効に加熱されて活性化される。

即ち、加熱処理によって多結晶シリコン膜９はアモルフ
ァスの状態から結晶粒が成長すると共に多結晶シリコン
膜９内部の結晶粒界等に存在するトラップが減少し再結
合電流が小さくなるようにすることができる。従って、
多結晶シリコン膜の比抵抗を大きな値でしかも温度依存
性が少なく抵抗の安定性が高くなるようにすることがで
きる。依って、大容量スターティックＲＡＭに通した長
さが短くても高抵抗の高抵抗負荷を得ることが可能にな
る。

そして、多結晶シリコン膜９が前述したように紫外線に
対して略１００％の吸収係数を有し５０〜８００人程度
の膜厚を有するので、レーザから出射されたパルスレー
ザビームは多結晶シリコン膜９によって吸収されつくし
てしまう。従って、多結晶シリコン膜９の下地側にはレ
ーザビームが達せず、半導体基板はほとんど加熱されな
い。依って、多結晶シリコン膜の活性化のために半導体
基板の表面部のソース・ドレイン＠域５゜６の不純物濃
度分布プロファイルが変化してしまうという虞れが全く
ない。

また、レーザビームの照射時間が短かいので、ソース・
ドレイン領域５からとそれと多結晶シリコン膜９とのコ
ンタクト部を通って多結晶シリコン膜９内に不純物が拡
散することもないので、不純物拡散による多結晶シリコ
ン膜の低抵抗化や、その低抵抗化による高抵抗負荷の実
効長の短縮も起り得ない。

（Ｄ）その後、第１図（Ｄ）に示すように多結晶シリコ
ン膜９をフォトエツチングによりパターニングして高抵
抗負荷をつくる。その後は通常のスターティックＲＡＭ
の製造方法と同じなので説明を省略する。

尚、多結晶シリコン膜９は最終的には結晶粒径が大きい
程良いといえるが、結晶粒径が大きいと結晶粒径に生じ
るバラツキが大きくなる。そして、結晶粒径バラツキは
多結晶シリコン膜９の各部分における比抵抗の大きさの
バラツキをもたらす。従って、最大粒径を制御すること
が多結晶シリコン膜９の抵抗値の場所によるバラツキを
小さくすることにつながるといえる。第２図は多結晶シ
リコン膜にイオン内込みしてアモルファス化し６００℃
の温度でアニーした場合のアニール時間と最大粒径の関
係をイオン打込み量をパラメータとして示すものであり
、この図からイオン打込み量によっても最大粒径を制御
できることが解る。

そして、結晶粒の径のバラツキを制御するためには実際
上最大径を０．３５μｍよりも小さくすることが好まし
いようである。そして、第２図からはシリコンの打込み
量を５　Ｘ　１０　”／　ｃ　ｍ２よりも少なくすると
確実に最大粒径を０．１μｍ以下にできることが明らか
であるが、０．３５μｍでよいので打込量は第２図では
パラメータがないが上記実施例の工程（Ｂ）の説明のと
ころで述べたようにＩ　Ｘ　ｌ　Ｏ”／　ｃ　ｍ２程度
がよい。尤も、多結晶シリコン１漠のシリコン打込濃度
のピーク値が１．６Ｘ１０”７ｃｍ２になるようにして
もよい。ちなみに、４０にｅＶの打込エネルギーの場合
シリコン打込濃度のピークは膜の表面から５５２人の深
さのところにくる。

（Ｈ，発明の効果） 以上に述べたように、本発明半導体メモリの製造方法は
、高抵抗負荷となる多結晶シリコン膜をパルスレーザビ
ーム照射により膜質制御することを特徴とする。

従って、本発明半導体メモリの製造方法によれば、シリ
コンに吸収される波長のビームを照射することによって
レーザからのビームを多結晶シリコン膜によって略完全
に吸収し多結晶シリコン膜を通過して半導体基板表面部
に至るビームがほとんど生じないようにすることができ
る。依って、半導体基板の温度上昇を伴うことなく多結
晶シリコン膜を有効に加熱してその高抵抗化、抵抗の安
定化のための膜質制御を行うことができるのである。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｄ）は本発明半導体メモリの製造方
法の一つの実施例を工程順に示す断面図、第２図はマニ
ール時間と最大結晶粒径との関係をシリコンイオン打込
み量をパラメータとして示す関係図である 符号の説明 ９・・・多結晶シリコン膜、 号蕗品シリコソル −サ゛（エキシマレーザ゛）と−へ 大庭例芭工程順に示す断面図 大施例芝工程順に示″６断面図 第１図 ７二一ル時間と最大粒径０関佳図 第２図

Claims (1)

【特許請求の範囲】
1. （１）多結晶シリコン膜からなる一対の高抵抗負荷及び
   一対のＭＯＳトランジスタからなるフリップフロップと
   、一対のスイッチングトランジスタによってメモリセル
   が構成された半導体メモリの製造方法において、高抵抗
   負荷となる多結晶シリコン膜をパルスレーザビーム照射
   により膜質制御する工程を有することを特徴とする半導
   体メモリの製造方法