JPH02112055A - マルチプロロセッサシステムのデータ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、共有記憶装置を有するマルチプロセッサシ
ステムにおいて、プロセッサ間で直接共有データの転送
を行うマルチプロセッサシステムのデータ転送方式に関
する。

〔従来の技術〕

従来のマルチプロセッサシステムにおいては、複数のプ
ロセッサが相互に修正可能なファイルは、特定のプロセ
ッサがファイルを必要とした時点で排他制御を行って共
有記憶装置からファイルをロードし、これを修正して修
正ファイルを共有記憶装置にストアを行うようにしてい
るのが一般的である。

このマルチプロセッサシステム のプロセッサで共有記憶装置に格納されているファイル
データを修正処理したときには、他のプロセッサが修正
ファイルデータを使用することを考慮して、ファイル修
正後に必ず修正ファイルデータを共有補助記憶装置にス
トアする必要があるので、各プロセッサでのファイル修
正の前後においてシステムバスを介するファイル転送が
行われるためシステムバスの負荷が大きくなると共に、
共有補助記憶装置として低速の記憶装置を使用すると、
その占有時間が大きくなり、同時にファイルの受は渡し
に要する時間も長くなる等の問題点があった。

そこで、本出願人は、上記問題点を解決するために、特
願昭６２−１４８２８４号に記載したように、各プロセ
ッサにファイルキャッシュを設け、このファイルキャッ
シュに格納されているファイルデータを、他のプロセッ
サから使用要求があったときに、直接他のプロセッサの
ファイルキャッシュにデータ転送するようにしたマルチ
プロセッサシステムにおける共有データ制御方式を提案
した。

この共有データ制御方式では、第６図に示すように、マ
イクロプロセッサｌは、データの物理アドレス信号ＡＤ
、書込／読出しを指定するＷ／Ｒ信号、アドレス信号Ａ
ＤとＷ／Ｒ信号とが有効であることを示すアドレススト
ローブ信号ＡＳ及びデータＤＴの書込み時（Ｗ／Ｒ信号
−“工′°）にデータをそれぞれ自己のメモリ２及びシ
ステムバスインタフェース３に供給する。このとき、自
己のメモリ２とシステムバスインタフェース３とは、ア
ドレス信号ＡＤの内容によって排他的に選択され、両者
が競合することがないように構成されている。

ここで、アドレス空間としては、第７図に示すように、
アドレス信号ＡＤで示される全アドレス空間のうち半分
を自己のメモリ２用のアドレス空間ＭＯとして割付け、
残りの半分を複数ｎ個に分割し、これらが他のプロセッ
サのメモリの必要な部分がシステムバスインタフェース
３及びシステムバスＳＢを介してアクセスできるアドレ
ス空間Ｍ１〜Ｍｎとして割付けられている。

マイクロプロセッサ１が自己のメモリ２又はシステムバ
スインタフェース３を介して他のプロセッサのメモリを
アクセスした後、ＯＲゲート５を介してメモリ２からの
応答信号ＡＣＫ又はシステムバスインタフェース３及び
システムバスＳＢを介して他のプロセッサからの応答信
号ＡＣＫを受信したときにアクセス動作を終了する。

而して、マイクロプロセッサ１は、データ転送を行う場
合に、第８図に示す転送処理を実行する。

すなわち、ステップ■で転送するデータの転送バイト数
を変数ｉに書込み、次いでステップ＠に移行して、メモ
リ２からの転送データＤＴの続出アドレスを変数ａ１に
書込み、次いでステップ＠に移行して、他のプロセッサ
のメモリに対する書込アドレスを変数ａ１．ｌに書込む
。

そして、ステップ■に移行して、メモリ２から続出アド
レスａｍの１バイトの転送データＤＴを読出し、次いで
ステップ［相］に移行して読出したデータＤＴをシステ
ムバスインタフェース３及びシステムバスＳＢを介して
他のプロセッサのメモリにおける書込アドレスに書込む
。

次いで、ステップ■に移行して、転送バイト数を表す変
数量を“１”だけデクリメントし、次いでステップ■に
移行して続出アドレスを表す変数ａ、を“１”だけイン
クリメントし、次いでステップ［相］に移行して書込ア
ドレスを表す変数ａｗを°“１″だけインクリメントし
てからステップ［相］に移行する。

このステップ［相］では、転送バイト数を表す変数ｉが
“０″となったか否かを判定し、ｉ≠０であるときには
、データ転送中であると判断してステップ［相］に戻り
、ｉ＝０であるときにはデータ転送が終了したものと判
断して処理を終了する。

〔発明が解決しようとする問題点〕 しかしながら、上記従来のマルチプロセッサシステムに
おける共有データ制御方式にあっては、データの転送元
のファイルキャッシュと転送先のファイルキャッシュと
の間で直接データ転送を行うことができるものであるが
、転送元のファイルキャッシュと転送先のファイルキャ
ッシュのアドレスが異なるため、１バイトのデータ転送
毎にデータの読出しと書込みの２回のバスサイクルが必
要となると共に、続出アドレスと書込アドレスの２回の
歩進動作が必要となり、転送時間が長くなるという未解
決の課題があった。

そこで、この発明は、上記従来例の未解決の課題に着目
してなされたものであり、転送元及び転送先のファイル
キャッシュの論理アドレスを共通化することにより、デ
ータ転送を高速で行うことができるマルチプロセッサシ
ステムのデータ転送方式を提供することを目的としてい
る。

〔問題点を解決するための手段〕

上記目的を達成するために、この発明に係るマルチプロ
セッサシステムのデータ転送方式は、共有記憶装置に複
数のプロセッサから相互に変更可能なファイルデータを
格納すると共に、各プロセッサに、前記共有記憶装置の
ファイルデータを格納可能なファイルキャッシュを設け
、該ファイルキャッシュ内にファイルデータを格納して
いる状態で、他のプロセッサから当該ファイルデータの
使用要求が発生した場合にファイルキャッシュ間でデー
タ転送を直接行うようにしたマルチプロセッサシステム
において、各プロセッサは、仮想記憶管理用のアドレス
変換機能を有すると共に、プロセッサ相互に共有するフ
ァイルのファイルキャッシュに、予めファイル毎に唯一
で且つ全プロセッサに共通の論理アドレスを付与し、特
定のプロセッサから共有ファイルの使用要求が発生した
ときに、前記アドレス変換機能により対応するファイル
のファイルキャッシュに付与された物理メモリを割付け
、データの読出及び書込アドレスとして同一の論理アド
レスを生成することにより、プロセッサ間でデータ転送
を行うようにしたことを特徴としている。

〔作用〕

この発明においては、仮想記憶制御等によりプロセッサ
に付加されることが多くなったアドレス変換機能を流用
して、バス接続された全てのプロセッサに対してシステ
ムバス上の特定の論理アドレスを共有ファイル毎のファ
イルキャッシュに予め割付けておくことにより、マイク
ロプロセッサからは唯一のアドレス信号を出力するだけ
で、自己のファイルキャッシュと他のプロセッサのファ
イルキャッシュとの間でデータ転送を行う場合に、自己
のメモリと他のプロセッサのメモリとのアドレスを同時
に選択することが可能となり、１回のアドレス信号出力
時に自己のメモリ及びシステムバスインタフェースを介
した他のプロセッサに対する制御信号を操作するだけで
データの転送を行うことができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図はこの発明の一実施例を示すブロック図、第２図
はデータ転送処理の一例を示すフローチャートである。

第１図において、Ｐ　ｔ、　Ｐ　ｚ・・・・・・ＰＭは
複数Ｎ個のプロセッサであって、これらプロセッサＰ＋
〜Ｐ工は、システムバスＳＢを介してそれぞれ共有・補
助記憶装置ＳＭに接続され、これに格納されているファ
イルデータを複数保存可能なファイルキャッシュ（キャ
ッシュメモリ”）　Ｆ　Ｃｌ〜ＦＣ，４を個別に備えて
いる。

また、システムバスＳＢに接続された共有主記憶装置Ｍ
Ｍには、ファイルデータ管理手段としての機能を果たす
ためのファイル占有情報ＦＯが格納されている。ここで
、ファイル占有情報ＦＯは、共有補助記憶装置ＳＭに格
納されているファイルデータのそれぞれに対応されてお
り、ファイルデータが何れかのプロセッサＰｉ　　（ｉ
＝１．２・・・・・・Ｎ）のファイルキャッシュＦＣ，
にロードされているか否かを表すロード情報と、ファイ
ルデータが何れかのプロセッサｐｉのファイルキャッシ
ュＦＣ，にロードされているときには、そのプロセッサ
を表すロード先情報とで構成されている。なお、この実
施例においては、説明を簡略化するために、ファイル占
有情報ＦＯがロード情報とロード先情報とを兼用する数
値情報とされ、対応するファイルデータが何れのプロセ
ッサＰ＋のファイルキ中ツシュＦＣ！にロードされてお
らず共有補助記憶装置ＳＭに格納されているときには数
値情報を“０”とし、対応するファイルデータが何れか
のプロセッサｐｉのファイルキャッシュＦＣ４にロード
されているときには、数値情報をそのファイルキャッシ
ュを有するプロセッサの番号″′ｉ”とし、これら数値
情報をファイルデータをファイルキャッシュＦＣ，にロ
ードしたプロセッサＰ。

がそのロード時、他のプロセッサのファイルキャッシュ
に転送する時及び共有補助記憶装置ＳＭにストアする際
にデータ書き替えを行う。

ここで、ファイルデータの転送元となるプロセッサＰ、
の具体的構成は、第２図に示すように、マイクロプロセ
ッサ１のアドレス端子から出力される論理アドレスがア
ドレスバスＡＢを介してアドレスｉ［ｔｓｌｏ及びシス
テムバスインタフェース３に供給され、またデータ端子
がデータバスＤＢを介してファイルキャッシュＦＣｉを
含むメモＩ７２及びシステムバスインタフェース３に接
続されている。さらに、書込／読出信号端子がデータ転
送制御回路１１を介してアドレス変換部１０にｔＪＪＥ
されていると共に、システムバスインタフェース３に直
接接続されている。

アドレス変換部１０は、マイクロプロセッサエ又はシス
テムバスインタフェース３を介して外部のマイクロプロ
セッサから入力される論理アドレスを予めメモリ２に割
付けられた物理アドレスに変換するものであり、共有フ
ァイルに対応したファイルキャッシュの論理アドレスに
対してメモリ２内の一部を割付けている。ここで、アド
レス空間は、第３図に示すように、約半分が自己のメモ
リのアドレス空間ＭＯとされ、残りのアドレス空間が分
割されてシステムバスＳＢに接続された複数ｎ個のプロ
セッサ１のメモリ２の必要な部分がシステムインタフェ
ース３を介してアクセスできるように他のマイクロプロ
セッサのアドレス空間Ｍ１〜Ｍｎ−１とされていると共
に、ファイルキャッシュのアドレス空間ＭＰが形成され
ている。

データ転送制御回路１１は、マイクロプロセッサ１によ
ってセット及びリセットされるラッチ回路１２と、この
ラッチ回路１２のラッチ出力が反転入力側に、マイクロ
プロセッサ１の書込／読出信号が非反転入力側にそれぞ
れ入力され、且つ出力側がアドレス変換部１０に接続さ
れたインヒビットゲート１３と、入力側にラッチ回路工
２のラッチ出力及びマイクロプロセッサ１の書込／読出
信号が入力されるＡＮＤゲート１４と、このＡＮＤゲー
ト１４の出力が反転入力側に、メモリ２からの応答信号
ＡＣＫが非反転入力側にそれぞれ入力されるインヒビッ
トゲート１５と、ＡＮＤゲート１４の出力が反転入力側
に、マイクロプロセッサ１からの論理アドレス及び書込
／読出信号が有効であることを表すアドレスストローブ
信号ＡＳが非反転入力側にそれぞれ入力されるインヒビ
ットゲート１６と、ＡＮＤゲート１４の出力及びメモリ
２の応答信号ＡＣＫが入力されたＡＮＤゲート１７と、
インヒビットゲート１６及びＡＮＤゲート１７の出力が
それぞれ入力されるＯＲゲート１８とを備えている。そ
して、インヒビットゲート１５の出力が、一方の入力側
がシステムバスインタフェース３の応答信号端子に接続
され、且つ出力側がマイクロプロセッサ１の応答信号端
子に接続されたＯＲゲート５の一方の入力側に接続され
、ＯＲゲート１８の出力側がシステムバスインタフェー
ス３のＡＳストローブ端子に接続されている。

次に、上記実施例の動作をマイクロプロセッサＪのデー
タ転送処理を示す第４図のフローチャートを伴って説明
する。

今、プロセッサＰ、で何れのプロセッサのファイルキャ
ッシュにもロードされていないファイルデータに対する
使用要求が発生すると、先ずプロセッサＰ、で共有主記
憶装置ＭＭに格納されている必要とするファイルデータ
に対応するファイル占有情報ＦＯをシステムバスＳＢを
介してロードする（第１図の経路■）。ここで、ファイ
ル占有情報ＦＯは“０°′となっている）′、何れのプ
ロセッサのファイルキャッシュにもファイルデータがロ
ードされていないことを認識し、これと同時にシステム
バスＳＢを介して共有主記憶装置ＭＭの必要とするファ
イルデータに対応するファイル占有情報ＦＯのデータに
自己のプロセッサ番号即ち“ｌ”を書込み（第１図の経
路■）、次いで自己のファイルキャッシュＦＣ，にシス
テムバスＳＢを介して共有補助記憶装置ＳＭのファイル
システムＦＳから必要とするファイルデータをロードし
て（第１図の経路■）使用し、その使用が終了したとき
には、他のプロセッサでファイルデータの使用要求が発
生するか、又はＬ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔ
ｌｙ　Ｕｓｅｄ）アルゴリズム等によりファイルデータ
がシステムバスＳＢを介して共有補助記憶装置ＳＭの所
定領域にストアされるまでの間、ファイルデータを自己
のファイルキャッシュＦＣ，内に保存しておく。ここで
、共有補助記憶装置ＳＭにファイルデータをストアする
際には、共有主記憶装置ＭＭの該当するファイル占有情
報ＦＯに０”を書込んでおく。

そして、ファイルデータの使用要求が発生してプロセッ
サＰ１による共有主記憶装置ＭＭのファイル占有情報Ｆ
Ｏに対する“１”のデータ書込み後に、他のプロセッサ
Ｐ、で同一のファイルデータの使用要求が発生したとき
には、第４図に示すように、プロセッサＰ８で使用要求
が発生した時点で、共有主記憶装置ＭＭ内の対応するフ
ァイル占有情報ＦＯのデータをロードする。このとき、
データの内容が“１″であるので、プロセッサＰ１のフ
ァイルキャッシュＦＣ，内に使用要求が発生したファイ
ルデータがロードされていることを認識すると共に、プ
ロセッサＰ、に対して自己のファイルキャッシュＦＣ，
の特定の領域にファイルデータを転送する旨をシステム
バスＳＢを介するメツセージ通信等の手段で通知する。

この通知を受けたプロセッサＰ１は、通知受領時にファ
イルデータに対する処理が終了しているときは即座に、
処理が終了していないときには処理終了後即座にファイ
ルキャッシュＦＣ，に保存されているファイルデータを
システムバスＳＢを介してプロセッサＰ２のファイルキ
ャッシュＦＣ，に転送しく第４図の経路■）、転送終了
後にプロセッサＰｔに対して転送終了をメツセージ通信
等の手段で通知すると共に、ファイル占有情報内の該当
ファイルデータに対応するデータをプロセッサＰ、の番
号“２”に書き替える（第４図の経路■）。

この転送元のマイクロプロセッサＰ、及び転送先のマイ
クロプロセッサ２２間のデータ転送は、転送元のマイク
ロプロセッサが第５図のデータ転送処理を実行すること
により行われる。

すなわち、先ずステップ■で、ラッチ回路１２をセット
して、そのラッチ出力を論理値“１”とする。

次いで、ステップ■に移行して転送バイト数を変数ｉに
設定してからステップ■に移行してファイルデータに対
応する論理アドレスを変数ａに設定し、この論理アドレ
スをアドレスバスＡＢを介してアドレス変換部１０及び
他のプロセッサに送出する。ここで、ファイルデータに
対応する論理アドレスは、予めファイル毎に唯一で且つ
全プロセッサに共通の論理アドレスとされている。

次いで、ステップ■に移行して、書込／読出信号Ｗ／Ｒ
を書込みを表す論理値“°１”にセットすると共に、実
際に転送するファイルデータの干渉を回避するために“
０”の転送データを転送先のプロセッサＰ２に書込んで
から、アドレスストローブ信号ＡＳを論理値“１”にセ
ットする。このアドレスストローブ信号Ａｓが“１°゛
となることにより、自己のアドレス変換部１０で論理ア
ドレスがメモリ２に格納されているファイルデータの物
理アドレスに変換されて、メモリ２に入力されると共に
、ランチ回路１２のラッチ出力が論理値°“１″である
ことにより、インヒビットゲート１３から出力される書
込／読出信号は読出しを表す論理値“０”となり、これ
がアドレス変換部１０を介してメモリ２に入力される。

したがって、アドレスストローブ信号Ａｓが論理値“１
”となった時点で、メモリ２からファイルデータの１バ
イト分が読出され、このデータ読出しが完了すると、メ
モリ２から応答信号ＡＣＫが出力される。この応答信号
ＡＣＫは、ラッチ回路１２のラッチ出力及び読出／書込
信号Ｗ／Ｒが共に論理値“１”であるので、ＡＮＤゲー
ト１４の出力が論理値“１”となっており、インヒビッ
トゲート１５及び１６の出力は論理値パ０”を維持し、
ＡＮＤゲート１７のみの出力が論理値“Ｉ　ＩＩとなる
ことにより、これがアドレスストローブ信号Ａｓとして
ＯＲゲート１８を介し、システムバスインタフェース３
及びシステムバスＳＢを介して転送先となるプロセッサ
Ｐｇに送出される。したがって、転送先のプロセッサＰ
２には、予めマイクロプロセッサ１から出力される論理
アドレス及び論理値＋１１　ＩＩの書込／読出信号Ｗ／
ＲがシステムバスＳＢを介して入力されているので、こ
の論理アドレスがアドレス変換部で物理アドレスに変換
され、メモリの物理アドレスに転送元のメモリ２から読
出したファイルデータの１バイト分が書込まれる。

そして、転送先のメモリへの書込みが完了すると、この
メモリから論理値゛１”の応答信号がシステムバスイン
タフェース、システムバスＳＢ。

システムバスインタフェース３及びＯＲゲート５を介し
てマイクロプロセッサｌに入力される。

このため、マイクロプロセッサ１は、第５図のステップ
■からステップ■に移行して、転送バイト数を“１”だ
けデクリメントし、次いでステップ■に移行して論理ア
ドレスａを“１′”だけインクリメントしてからステッ
プ■に移行する。

このステップ■では、転送バイト数を表す変数ｉが零で
あるか否かを判定する。この判定は、ファイルデータの
データ転送が完了したか否かを判定するものであり、転
送バイト数量がｉ≠０であるときには、前記ステップ■
に戻って、新たな論理アドレスについて、ファイルデー
タの読出し及び書込みを繰り返し、転送バイト数ｉが１
＝０となったときに、ステップ■からステップ■に移行
してラッチ回路１２をリセットしてそのランチ出力を論
理値“０”としてからデータ転送処理を終了する。

このように、ラッチ回路１２のラッチ出力が論理値°“
０”となると、インヒビットゲート１３の出力は、入力
される書込／読出信号Ｗ／Ｒに応じたものとなると共に
、ＡＮＤゲート１４の出力は常に論理値“０”を維持す
ることから、インヒビットゲート１５及び１６の出力は
、それぞれメモ＋７２からの応答信号ＡＣＫ及びアドレ
スストローブ信号Ａｓに対応したものとなり、さらにＡ
ＮＤゲート１７の出力は常に論理値ＩＩ　Ｏ”となる。

このため、アドレス変換部１０があることを除いては、
前記従来例の回路構成と全く同様の回路構成に復帰し、
内部での処理及び外部の他のマイクロプロセッサからフ
ァイルデータの転送を受けることができる。

したがって、上記実施例によると、転送元となるプロセ
ッサからアドレスバスＡＢに共有ファイルデータ毎に予
め割付けた１つの論理アドレスを出力するだけで、転送
元及び転送先のメモリのアドレス指定を行うことができ
ると共に、転送元のメモリ２からのファイルデータの読
出しが完了した時点で、その応答信号ＡＣＫをアドレス
ストローブ信号として転送先のメモリに送出することに
より、読出したファイルデータを直ちに転送先メモリの
前記指定アドレスに書込むことができ、１回のバスサイ
クルでデータ転送を行うことができる。なお、上記実施
例においては、従来例に対してラッチ回路１２を制御す
るためのステップ■及びステップ■が付加されているが
、これらは実際にデータ転送を行うステップ■〜ステッ
プ■のループ構造の外側であるため、転送データ量が多
くなれば、実行時間的には無視することができるもので
あり、寧ろループ構造内において、従来例におけるデー
タ書込処理となるステップ■の処理が省略されていると
共に、ステップ［株］及び［相］の２回のアドレス歩進
がステップ■による１回のアドレス歩進で済むため、デ
ータ転送の高速化が計れる。

なお、プロセッサの数が３以上の場合には、特定のプロ
セッサのファイルキャッシュにロードされているファイ
ルデータに対して複数のプロセッサから同時に使用要求
が発生することがある。この場合は２番目以後の使用要
求に対しては使用要求を発信したプロセッサに対してフ
ァイルデータをロードしているプロセッサ側から使用要
求を無視した旨の通知を戻し、一定時間後に再試行させ
る等の手順を設ける。

また、上記実施例においては、ファイルデータを保存し
ているプロセッサに対して他のプロセッサからファイル
データの使用要求があったときに、ファイルデータを保
存しているプロセッサがデータ転送を主導的に行う場合
について説明したが、これに限定されるものではなく、
第５図に示すように、ファイルデータの使用要求を行っ
たプロセッサがデータ転送を主導的に行うようにしても
よい。すなわち、プロセッサＰｔからの使用要求発生時
に、プロセッサＰ１に対する使用要求通知にプロセッサ
Ｐ２内のファイルキャシュＦ、Ｃ！の情報までは含めず
に、何れのファイルデータに対して使用要求が発生した
かという情報のみを通知する。この通知を受けたプロセ
ッサＰ＋　は第１図におけるデータ転送の開始タイミン
グでプロセッサＰ２で使用要求が発生したファイルデー
タが自己のファイルキャッシュＦＣ，内の何れの領域に
保存されているかをシステムバスＳＢを介してプロセッ
サＰ２に通知すると共に、共有主記憶装置ＭＭのファイ
ル占有情報ＦＯ中の該当ファイルデータに対応するデー
タにプロセッサＰ、のプロセッサ番号“２”を書込み、
その後のデータ転送はプロセッサＰ２側に任せるように
してもよく、要はファイルデータを保存しているファイ
ルキャッシュとそのファイルデータに対する使用要求を
発したプロセッサのファイルキャッシュとの間で直接デ
ータ転送が行えればよいものである。

さらに、上記実施例では、共有補助記憶装置ＳＭと共有
主記憶装置ＭＭとが、分離している場合について説明し
たが、これに限らず１つの共有記憶装置にファイルデー
タを格納するファイルシステムＦＳと、ファイル占有情
報ＦＯとを共通の共有記憶装置内に格納するようにして
もよいことは勿論である。

〔発明の効果〕

以上説明したように、この発明によれば、ファイルキャ
ッシュを有する複数のプロセッサで共有記憶装置に格納
された共有ファイルをアクセスすると共に、各プロセッ
サのファイルキャッシュ間でデータ転送を直接行うこと
ができるマルチプロセッサシステムのデータ転送方式に
おいて、各プロセッサは、仮想記憶管理用のアドレス変
換機能を有すると共に、プロセッサ相互に共有するファ
イルのファイルキャッシュに、予めファイル毎に唯一で
且つ全プロセッサに共通の論理アドレスを付与し、特定
のプロセッサから共有ファイルの使用要求が発生したと
きに、前記アドレス変換機能により対応するファイルの
ファイルキャッシュに付与された物理メモリを割付け、
データの読出及び書込アドレスとして同一の論理アドレ
スを生成することにより、プロセッサ間でデータ転送を
行うようにしたので、プロセッサから単一のアドレスを
生成するだけで、転送元及び転送先のファイルデータを
同時に指定することが可能となり、プロセッサのファイ
ルキャッシュ間におけるデータ転送をプロセッサの１回
のバスサイクルで行うことが可能となると共に、アドレ
ス歩進処理が少なくなく、データ転送速度を向上させる
ことができる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は転送元のプロセッサ構成を示すブロック図、第３図は
アドレス空間を示す説明図、第４図はプロセッサ間のデ
ータ伝送処理の説明に供する信号経路を示すブロック図
、第５図はデータ転送処理手順の一例を示すフローチャ
ート、第６図は従来例を示すブロック図、第７図は従来
例のアドレス空間を示す説明図、第８図は従来例のデー
タ転送処理手順を示すフローチャートである。 図中、Ｐ、、Ｐ、・・・・・・Ｐ、はプロセッサ、ＳＢ
はシステムバス、ＦＣ＋　、ＦＣｚ・・・・・・ＦＣｓ
はファイルキャッシュ、ＳＭは共有補助記憶装置、ＭＭ
は共有主記憶装置、ＦＳはファイルシステム、ＦＯはフ
ァイル占有情報、ＳＢはシステムバス、１はマイクロプ
ロセッサ、２はメモリ、３はシステムバスインタフェー
ス、１０はアドレス変換部、１１はデータ転送制御回路
、１２はラッチ回路である。

Claims (1)

【特許請求の範囲】
1. （１）共有記憶装置に複数のプロセッサから相互に変更
   可能なファイルデータを格納すると共に、各プロセッサ
   に、前記共有記憶装置のファイルデータを格納可能なフ
   ァイルキャッシュを設け、該ファイルキャッシュ内にフ
   ァイルデータを格納している状態で、他のプロセッサか
   ら当該ファイルデータの使用要求が発生した場合にファ
   イルキャッシュ間でデータ転送を直接行うようにしたマ
   ルチプロセッサシステムにおいて、各プロセッサは、仮
   想記憶管理用のアドレス変換機能を有すると共に、プロ
   セッサ相互に共有するファイルのファイルキャッシュに
   、予めファイル毎に唯一で且つ全プロセッサに共通の論
   理アドレスを付与し、特定のプロセッサから共有ファイ
   ルの使用要求が発生したときに、前記アドレス変換機能
   により対応するファイルのファイルキャッシュに付与さ
   れた物理メモリを割付け、データの読出及び書込アドレ
   スとして同一の論理アドレスを生成することにより、プ
   ロセッサ間でデータ転送を行うようにしたことを特徴と
   するマルチプロセッサシステムのデータ転送方式。