JPH0210905A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH0210905A JPH0210905A JP63161473A JP16147388A JPH0210905A JP H0210905 A JPH0210905 A JP H0210905A JP 63161473 A JP63161473 A JP 63161473A JP 16147388 A JP16147388 A JP 16147388A JP H0210905 A JPH0210905 A JP H0210905A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- mos transistor
- source
- operational amplifier
- high frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅器に関し、特に、高周波領域での安定
性の改善回路を有する演算増幅器に関する。
性の改善回路を有する演算増幅器に関する。
第３図は、従来の一例を示すフォールデッド型演算増幅
器の基本回路図である。
器の基本回路図である。
ＦＥＴ Ｍｌ、Ｍ２は差動対入力Ｆ’ＥＴであり、定電
流源であるＦ Ｅ Ｔ Ｍｓ 、 Ｍａを負荷に持つ。
流源であるＦ Ｅ Ｔ Ｍｓ 、 Ｍａを負荷に持つ。
Ｆ Ｅ Ｔ Ｍ＋ 、 Ｍ２のドレインはレベルシフタ
ＦＥＴＭ、、Ｍ、のソース、ドレインを介し、負荷ＦＥ
ＴＭ、、Ｍ、に接続されている。
ＦＥＴＭ、、Ｍ、のソース、ドレインを介し、負荷ＦＥ
ＴＭ、、Ｍ、に接続されている。
フォールデッド型演算増幅器は、レベルシフタＦＥＴを
用い、電圧を交流的に折り返し演算増幅しているため、
このレベルシフタＦＥＴによるボールが高周波領域で存
在し、位相遅れの原因となっていた。
用い、電圧を交流的に折り返し演算増幅しているため、
このレベルシフタＦＥＴによるボールが高周波領域で存
在し、位相遅れの原因となっていた。
第３図の回路の動作を説明するために、第４図に示す小
信号等価回路を用いる。ｇｍｌ＋ｇｍｌＢはそれぞれ、
ＦＥＴ Ｍｌ、Ｍ、の相互コンダクタンス、ｇＤｌ、Ｃ
Ｉは、それぞれ■ｃにおける出力コンダクタンス、出力
容量ｓｇｏｍ・Ｃ６は・それぞれ演算増幅器出力におけ
る出力コンダクタンス。
信号等価回路を用いる。ｇｍｌ＋ｇｍｌＢはそれぞれ、
ＦＥＴ Ｍｌ、Ｍ、の相互コンダクタンス、ｇＤｌ、Ｃ
Ｉは、それぞれ■ｃにおける出力コンダクタンス、出力
容量ｓｇｏｍ・Ｃ６は・それぞれ演算増幅器出力におけ
る出力コンダクタンス。
出力容量、ｇｏｓ ｐ Ｃｓは、それぞれＦＥＴＭ、の
出力コンダクタンス、出力容量を示す。
出力コンダクタンス、出力容量を示す。
第３図を用いて周波数Ｓに対する開ループゲインＶｏ／
Ｖｉを求めると次式の様になる。
Ｖｉを求めると次式の様になる。
・・・・・・（１）
ただし、Ｖｉ、Ｖｏはそれぞれ入力電圧、出力電圧を示
す。
す。
（１）式から明らかなように第２図の演算増幅器は、次
式に周波数ＳｚＩを示す零点ｚ１を有する。
式に周波数ＳｚＩを示す零点ｚ１を有する。
Ｓ ｚｓ ＝ ｇｍ８ ／ Ｃｇ
−−（２）さらに次式にそれぞれ周波数ＳＰＩ ｒ
ＳＰ２を示すボールＰ１．Ｐ、を有する。
−−（２）さらに次式にそれぞれ周波数ＳＰＩ ｒ
ＳＰ２を示すボールＰ１．Ｐ、を有する。
８ｐＩ＝ ｇＤｓｌｏｓ ・・・
・・・（３）第５図にこの演算増幅器のＡＣ特性を示す
。
・・・（３）第５図にこの演算増幅器のＡＣ特性を示す
。
（２）〜（４）式から明らかなようにｌ Ｓｐ＋ ｌ＜
ｌ ８ｐｚｌ＜ｌｓｚ＋ｌ となるため、高周波領
域ではボールＰ２による位相遅れが生じる。
ｌ ８ｐｚｌ＜ｌｓｚ＋ｌ となるため、高周波領
域ではボールＰ２による位相遅れが生じる。
このボールＰ３の悪影ヤを避けるためには、Ｃ６を大き
くする、あるいは容量性素子を、この演算増幅器に負荷
することでＳＰ ｚ ” ｇｍｓ ／Ｃｓ ＝ Ｓｚ
ｓとし、ホールＰ２を零点ｚ１で打ち消す方法があるが
、これは演算増幅器の帯域が狭くなるという問題を崩し
ていた。
くする、あるいは容量性素子を、この演算増幅器に負荷
することでＳＰ ｚ ” ｇｍｓ ／Ｃｓ ＝ Ｓｚ
ｓとし、ホールＰ２を零点ｚ１で打ち消す方法があるが
、これは演算増幅器の帯域が狭くなるという問題を崩し
ていた。
また、ホールＰ、をさらに高周波領域に移し、位相遅れ
を改善する方法が考えられるが、これは、ＦＥＴＭ、に
流れる電流あるいはＦＥＴＭ、のサイズを相当大きくす
ることによってｇｒｎｓを大きくしなければならず、消
費電力、あるいはチップサイズの増大を来すという問題
を有していた。
を改善する方法が考えられるが、これは、ＦＥＴＭ、に
流れる電流あるいはＦＥＴＭ、のサイズを相当大きくす
ることによってｇｒｎｓを大きくしなければならず、消
費電力、あるいはチップサイズの増大を来すという問題
を有していた。
上述した従来のフォールデッド型演算増幅器は、）”Ｅ
ＴＭ、、Ｍｓをレベルシフタとして使用しているので、
高周波領域では、Ｆ’ＥＴ Ｍ？、ＭＳの相互コンダク
タンスｇｍ１＋ ｇｍ８と寄生容量によって、位相遅れ
の原因となる極が存在するという欠点がある。
ＴＭ、、Ｍｓをレベルシフタとして使用しているので、
高周波領域では、Ｆ’ＥＴ Ｍ？、ＭＳの相互コンダク
タンスｇｍ１＋ ｇｍ８と寄生容量によって、位相遅れ
の原因となる極が存在するという欠点がある。
本発明の目的は、レベルシフタＦ Ｅ Ｔのソース。
ドレイン間に容量性素子を接続することで、高周波領域
での位相遅れの原因となっていたボールを零点で打ち消
し、位相遅れを改善する演算増幅器を提供することにあ
る。
での位相遅れの原因となっていたボールを零点で打ち消
し、位相遅れを改善する演算増幅器を提供することにあ
る。
本発明の演算増幅器は、第１の導電型の差動接続された
第１．第２のＭＯＳトランジスタの各ソースが共通に定
電流源に接続され、一方、第２の導電型の第３．第４の
ＭＯＳ）ランシフタの各ソースが共通に第１の電源に接
続され、前記第３゜第４のＭＯＳ１−ランシフタの各ゲ
ートが共通の第２の電源に接続され、前記第１のＭＯＳ
）ラジジスタのドレインが前記第３のＭＯＳトランジス
タのドレインに接続され、前記第２のＭＯＳトランジス
タの各ゲートが共通の第２の電源に接続され、前記第１
のＭＯＳトランジスタのドレインが前記第３のＭＯＳト
ランジスタのドレインに接続され、前記第２のＭＯＳト
ランジスタのドレインが前記第４のＭＯＳトランジスタ
のドレインに接続され、一方、第１の導電型のカレント
ハラ−接続された第５．第６のＭＯＳトランジスタの各
ソースが共通に第３の電源に接続され、前記第５のＭＯ
Ｓトランジスタのゲートと前記第５のＭＯＳトランジス
タのドレインと前記第６のＭＯＳトランジスタのゲート
が接続され、一方、第２の導電型の第７゜第８のＭＯＳ
トランジスタの各ゲートが共通に第４の電源に接続され
、前記第７のＭＯＳトランジスタのソースと前記第３の
ＭＯ８！−ランジスタのドレインが接続され、前記第７
のＭＯＳトランジスタのドレインと前記第５のＭＯＳト
ランジスタのドレインが接続され、前記第８のＭＯＳト
ランジスタのソースと前記第４のＭＯＳトランジスタの
ドレインが接続され、前記第８のＭＯＳトランジスタの
ドレインと、前記第６のＭＯＳトランジスタのドレイン
が接続されている演算増幅器において、前記第７のＭＯ
Ｓトランジスタのソースとドレインとの間に容量性素子
が接続され、前記第８のＭＯＳ１−ランジスタのソース
とドレインとの間に容量性素子が接続されて構成される
。
第１．第２のＭＯＳトランジスタの各ソースが共通に定
電流源に接続され、一方、第２の導電型の第３．第４の
ＭＯＳ）ランシフタの各ソースが共通に第１の電源に接
続され、前記第３゜第４のＭＯＳ１−ランシフタの各ゲ
ートが共通の第２の電源に接続され、前記第１のＭＯＳ
）ラジジスタのドレインが前記第３のＭＯＳトランジス
タのドレインに接続され、前記第２のＭＯＳトランジス
タの各ゲートが共通の第２の電源に接続され、前記第１
のＭＯＳトランジスタのドレインが前記第３のＭＯＳト
ランジスタのドレインに接続され、前記第２のＭＯＳト
ランジスタのドレインが前記第４のＭＯＳトランジスタ
のドレインに接続され、一方、第１の導電型のカレント
ハラ−接続された第５．第６のＭＯＳトランジスタの各
ソースが共通に第３の電源に接続され、前記第５のＭＯ
Ｓトランジスタのゲートと前記第５のＭＯＳトランジス
タのドレインと前記第６のＭＯＳトランジスタのゲート
が接続され、一方、第２の導電型の第７゜第８のＭＯＳ
トランジスタの各ゲートが共通に第４の電源に接続され
、前記第７のＭＯＳトランジスタのソースと前記第３の
ＭＯ８！−ランジスタのドレインが接続され、前記第７
のＭＯＳトランジスタのドレインと前記第５のＭＯＳト
ランジスタのドレインが接続され、前記第８のＭＯＳト
ランジスタのソースと前記第４のＭＯＳトランジスタの
ドレインが接続され、前記第８のＭＯＳトランジスタの
ドレインと、前記第６のＭＯＳトランジスタのドレイン
が接続されている演算増幅器において、前記第７のＭＯ
Ｓトランジスタのソースとドレインとの間に容量性素子
が接続され、前記第８のＭＯＳ１−ランジスタのソース
とドレインとの間に容量性素子が接続されて構成される
。
本発明の詳細な説明する。
第１図に示す演算増幅器の小信号等価回路は、第２図の
ようになるａ ｇｍｌｒ ｇｍｚ ｐ ｇｍｉｔ ｇｍ
ａ ｊｇｍ？ ＋ ｇｍａは、それぞれＦｋＪＴ″Ｍ８
．Ｍ２．Ｍ、。
ようになるａ ｇｍｌｒ ｇｍｚ ｐ ｇｍｉｔ ｇｍ
ａ ｊｇｍ？ ＋ ｇｍａは、それぞれＦｋＪＴ″Ｍ８
．Ｍ２．Ｍ、。
Ｍ６．Ｍ７．Ｍ、の相互コンタ“クタンス、ｇＤＡ Ｔ
０人は、ｖＡＫおける出力コンダクタンス、出力容量
、ｇＤＢ ＊ ＣＢはＶＢにおける出力コンダクタンス
。
０人は、ｖＡＫおける出力コンダクタンス、出力容量
、ｇＤＢ ＊ ＣＢはＶＢにおける出力コンダクタンス
。
出力容量、ｇＤｓ、ＣｓはＦ’ＥＴＭ、の出力コンダク
タンス、出力容量、ｇＤｓ ｔＣｓはＦＥＴＭ６の出力
コンダクタンス、出力容量、ｇＤ７．Ｃ７はＦＥＴＭ、
の出力コンダクタンス、出力容量、ｇＤ８＋Ｃ３は、Ｆ
ＥＴ Ｍ、の出力コンダクタンス、出力容量である。
タンス、出力容量、ｇＤｓ ｔＣｓはＦＥＴＭ６の出力
コンダクタンス、出力容量、ｇＤ７．Ｃ７はＦＥＴＭ、
の出力コンダクタンス、出力容量、ｇＤ８＋Ｃ３は、Ｆ
ＥＴ Ｍ、の出力コンダクタンス、出力容量である。
第２図を用いて周波数Ｓに対する開ループゲインＶｏ／
Ｖｉを求めると、 次式のようになる。
Ｖｉを求めると、 次式のようになる。
ただし
・・・・・・（５）
ｇｍｌ ” ｇｍｔ ＋ ｇｍ５＝ ｇｍａ ｙ
ｇｍ７＝ ｇｍ８Ｖｉ、Ｖｏはそれぞれ入力電圧、出力
電圧を示す。
ｇｍ７＝ ｇｍ８Ｖｉ、Ｖｏはそれぞれ入力電圧、出力
電圧を示す。
（５）式から明らかなように第５図の演算増幅器は、そ
れぞれ周波数ｓｚ、 ｌ ＳＺＩ 、 Ｓｚｚを示す零
点Ｚ １ ＋２２．２３を有し、さらに周波数Ｓｐｕ
、 ８ｐｔ 、 ＳＦ３゜ＳＦ３を示すホールＰｌ、Ｐ
、、Ｐ３．Ｐ、を有する。
れぞれ周波数ｓｚ、 ｌ ＳＺＩ 、 Ｓｚｚを示す零
点Ｚ １ ＋２２．２３を有し、さらに周波数Ｓｐｕ
、 ８ｐｔ 、 ＳＦ３゜ＳＦ３を示すホールＰｌ、Ｐ
、、Ｐ３．Ｐ、を有する。
ここで、Ｃｓ＞ＣＢ＊ ０６とすると、次式が得られる
。
。
Ｓｚｔ ＝ ２ ｇ、ｙｌｉ／ Ｃｓ
−・・・０３）Ｓｚｚ ＝ ｇｍｓ ／ Ｃ
ｓ −０４）８Ｚ３＝ ２ ｇ
ｍａ／ （ＣＢ ＋ｃ６） ・”−０５）Ｓ
ｐ＋＝−ｇＤｓ／Ｃｓ ・・・
・・・Ｃ６）Ｓｒ１ ＝ ｇ ｍｓ／ Ｃｓ
・・・・・・Ｃ８）Ｓｒ１” ｇｍ
ｓ／（ＣＢ＋ｅｓ） ・＋＋・Ｑ９）（１
４） ｒ （１８ン式から明らかなように、Ｃ８＞ＣＢ
。
−・・・０３）Ｓｚｚ ＝ ｇｍｓ ／ Ｃ
ｓ −０４）８Ｚ３＝ ２ ｇ
ｍａ／ （ＣＢ ＋ｃ６） ・”−０５）Ｓ
ｐ＋＝−ｇＤｓ／Ｃｓ ・・・
・・・Ｃ６）Ｓｒ１ ＝ ｇ ｍｓ／ Ｃｓ
・・・・・・Ｃ８）Ｓｒ１” ｇｍ
ｓ／（ＣＢ＋ｅｓ） ・＋＋・Ｑ９）（１
４） ｒ （１８ン式から明らかなように、Ｃ８＞ＣＢ
。
Ｃ６とすることで、Ｓｚ！を高周波領域に下げてボール
Ｐ３を打ち消すことが可能となシ、高周波領域での位相
遅れを改善することができる。
Ｐ３を打ち消すことが可能となシ、高周波領域での位相
遅れを改善することができる。
本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す演算増幅器の回路図で
ある。
ある。
Ｎ型ＦＥＴＭ１．Ｍ、は、差動対入力ＦＥＴであり、定
電流源であるＰ型ＦＥＴ Ｍ３．Ｍ４を負荷に持ち、さ
らに、レベルシフタＦ’ Ｅ ＴであるＰ型ＦＥＴＭ、
、Ｍ、を介して、負荷ＦＥ’ｌ”であるＮ型Ｆ Ｅ Ｔ
Ｍ ｓ 、 Ｍ ｓに接続している。またＦＥＴＭｌ
、Ｍ２は、定電流源であるＮ型ＦＪ！：ＴＭ、□を持つ
。また容量性素子であるＣ、、Ｃ，をそれぞれＦ）！；
ＴＭ７．Ｍ、のソース、ドレイン間に接続している。ま
た、電流源１％Ｎ型ＦＥＴＭ９〜Ｍ１１、及びＰ型に’
Ｅ Ｔ Ｍｌｓ 、 Ｍ１４で構成されるバイアス回
路は、定電流源となるＦＥＴ及びＦＥＴＭ、、Ｍ、の、
ゲートに接続されている。
電流源であるＰ型ＦＥＴ Ｍ３．Ｍ４を負荷に持ち、さ
らに、レベルシフタＦ’ Ｅ ＴであるＰ型ＦＥＴＭ、
、Ｍ、を介して、負荷ＦＥ’ｌ”であるＮ型Ｆ Ｅ Ｔ
Ｍ ｓ 、 Ｍ ｓに接続している。またＦＥＴＭｌ
、Ｍ２は、定電流源であるＮ型ＦＪ！：ＴＭ、□を持つ
。また容量性素子であるＣ、、Ｃ，をそれぞれＦ）！；
ＴＭ７．Ｍ、のソース、ドレイン間に接続している。ま
た、電流源１％Ｎ型ＦＥＴＭ９〜Ｍ１１、及びＰ型に’
Ｅ Ｔ Ｍｌｓ 、 Ｍ１４で構成されるバイアス回
路は、定電流源となるＦＥＴ及びＦＥＴＭ、、Ｍ、の、
ゲートに接続されている。
次に、本発明の特性を（５）〜（１２）式を用いて説明
する。
する。
ｇｍ、＝１００ ｆｉ８ 、 ｇｍｓ＝７０ μｓ 、
ｇｏｓ＝０．３ ａｓＣＢ ＝０．１５ ｐＦ 、
Ｃｓ ＝０．０５ ｐＦにおいて、 （１） Ｃ５＝０．１ｐＦのとき ５Ｚ１＝−４６Ｍｎ２ 、 ８２ｚ＝ Ｉ Ｏ６ＭＨ
ｚＳＺ３＝ ３１０ Ｍｎ２ Ｓｐ！＝ ９６０ ＫＨｚ 、 ５ｐｔ＝ ２０
ＭＨｚ８ｐｓ＝−３９ＭＨｚ 、 ８ｐａ＝ −１
６５ＭＨｚ（１） Ｃ５＝１０ｐＦのとき ５ｚｔ＝ ２４ＭＨｚ、 ８ｚ＊＝−１，１ＭＨｚ
Ｓｚ、＝ −１６１ＭＨｚ ８ｐＩ＝ ９６０ ＫＨｚ 、 ８ｐｘ＝ ２３０
ＫＨｚ８ｐｌ＝−１，１ＭＨｚ、 ８ｐａ＝ ８
１ＭＨｚただしく１）は寄生容量のみ、（Ｉ）は容量性
素子Ｃ３＝１０ ｐｐを追加した場合である。
ｇｏｓ＝０．３ ａｓＣＢ ＝０．１５ ｐＦ 、
Ｃｓ ＝０．０５ ｐＦにおいて、 （１） Ｃ５＝０．１ｐＦのとき ５Ｚ１＝−４６Ｍｎ２ 、 ８２ｚ＝ Ｉ Ｏ６ＭＨ
ｚＳＺ３＝ ３１０ Ｍｎ２ Ｓｐ！＝ ９６０ ＫＨｚ 、 ５ｐｔ＝ ２０
ＭＨｚ８ｐｓ＝−３９ＭＨｚ 、 ８ｐａ＝ −１
６５ＭＨｚ（１） Ｃ５＝１０ｐＦのとき ５ｚｔ＝ ２４ＭＨｚ、 ８ｚ＊＝−１，１ＭＨｚ
Ｓｚ、＝ −１６１ＭＨｚ ８ｐＩ＝ ９６０ ＫＨｚ 、 ８ｐｘ＝ ２３０
ＫＨｚ８ｐｌ＝−１，１ＭＨｚ、 ８ｐａ＝ ８
１ＭＨｚただしく１）は寄生容量のみ、（Ｉ）は容量性
素子Ｃ３＝１０ ｐｐを追加した場合である。
（＋） 、 （１）から明らかなように、ＦＥＴ Ｍフ
９Ｍ８のソース、ドレイン間に容量性素子Ｃ８を接続す
ることで高周波領域のボールＰ３を零点Ｚ２で打ち消し
、事実上の第３ボールはＳｐｓ （＝３９ＭＨｚ ）か
ら、Ｓｐａ （＝８１ＭＨｚ ） ヘ、さらに高周波領
域へ移動する。
９Ｍ８のソース、ドレイン間に容量性素子Ｃ８を接続す
ることで高周波領域のボールＰ３を零点Ｚ２で打ち消し
、事実上の第３ボールはＳｐｓ （＝３９ＭＨｚ ）か
ら、Ｓｐａ （＝８１ＭＨｚ ） ヘ、さらに高周波領
域へ移動する。
以上より、高周波領域における位相遅れを改善すること
ができる。
ができる。
以上説明したように、本発明はフォールデッド型演算増
幅器におけるレベルシフタＦＥＴＭ７゜Ｍ８のソース、
ドレイン間にそれぞれ容量性素子を接続することによシ
、高周波領域における位相遅れを改善することができる
効果がある。
幅器におけるレベルシフタＦＥＴＭ７゜Ｍ８のソース、
ドレイン間にそれぞれ容量性素子を接続することによシ
、高周波領域における位相遅れを改善することができる
効果がある。
第１図は本発明の一実施例を示す、第２図は第１図の小
信号等価回路図、第３図は従来の一例を示す回路図、第
４図は第３図の小信号等価回路図、第５図は第３図のＡ
Ｃ％性図、である。 Ｍ１〜Ｍ １４・・・・・・ＦＥＴ、Ｃ，、Ｃ，・・・
・・・容量性素子、■・・・・・・定電流源。 第 １区 代理人 弁理士 内 原 晋 晃３区 第４区 第 閃
信号等価回路図、第３図は従来の一例を示す回路図、第
４図は第３図の小信号等価回路図、第５図は第３図のＡ
Ｃ％性図、である。 Ｍ１〜Ｍ １４・・・・・・ＦＥＴ、Ｃ，、Ｃ，・・・
・・・容量性素子、■・・・・・・定電流源。 第 １区 代理人 弁理士 内 原 晋 晃３区 第４区 第 閃
Claims (1)
- 第１の導電型の差動接続された第１、第２のＭＯＳトラ
ンジスタの各ソースが共通に定電流源に接続され、一方
、第２の導電型の第３、第４のＭＯＳトランジスタの各
ソースが共通に第１の電源に接続され、前記第３、第４
のＭＯＳトランジスタの各ゲートが共通の第２の電源に
接続され、前記第１のＭＯＳトランジスタのドレインが
前記第３のＭＯＳトランジスタのドレインに接続され、
前記第２のＭＯＳトランジスタのドレインが前記第４の
ＭＯＳトランジスタのドレインに接続され、一方、第１
の導電型のカレントミラー接続された第５、第６のＭＯ
Ｓトランジスタの各ソースが共通に第３の電源に接続さ
れ、前記第５のＭＯＳトランジスタのゲートと前記第５
のＭＯＳトランジスタのゲートと前記第５のＭＯＳトラ
ンジスタのドレインと前記第６のＭＯＳトランジスタの
ゲートが接続され、一方、第２の導電型の第７、第８の
ＭＯＳトランジスタの各ゲートが共通に第４の電源に接
続され、前記第７のＭＯＳトランジスタのソースと前記
第３のＭＯＳトランジスタのドレインが接続され、前記
第７のＭＯＳトランジスタのドレインと前記第５のＭＯ
Ｓトランジスタのドレインが接続され、前記第８のＭＯ
Ｓトランジスタのソースと前記第４のＭＯＳトランジス
タのドレインが接続され、前記第８のＭＯＳトランジス
タのドレインと、前記第６のＭＯＳトランジスタのドレ
インが接続されている演算増幅器において、前記第７の
ＭＯＳトランジスタのソースとドレインとの間に容量性
素子が接続され、前記第８のＭＯＳトランジスタのソー
スとドレインとの間に容量性素子が接続されていること
を特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161473A JPH0210905A (ja) | 1988-06-28 | 1988-06-28 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161473A JPH0210905A (ja) | 1988-06-28 | 1988-06-28 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210905A true JPH0210905A (ja) | 1990-01-16 |
Family
ID=15735761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161473A Pending JPH0210905A (ja) | 1988-06-28 | 1988-06-28 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210905A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392012A (en) * | 1991-09-18 | 1995-02-21 | Ngk Spark Plug Co., Ltd. | Piezoelectric filter in a casing sealed by an insulating filler and having cranked connecting legs |
| US5543763A (en) * | 1992-09-07 | 1996-08-06 | Murata Manufacturing Co., Ltd. | Piezoelectric component for ladder type filter and method of manufacturing thereof |
| JP2003095190A (ja) * | 2001-09-21 | 2003-04-03 | Nippon Steel Corp | 浮体底面の付着物除去装置 |
-
1988
- 1988-06-28 JP JP63161473A patent/JPH0210905A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392012A (en) * | 1991-09-18 | 1995-02-21 | Ngk Spark Plug Co., Ltd. | Piezoelectric filter in a casing sealed by an insulating filler and having cranked connecting legs |
| US5543763A (en) * | 1992-09-07 | 1996-08-06 | Murata Manufacturing Co., Ltd. | Piezoelectric component for ladder type filter and method of manufacturing thereof |
| JP2003095190A (ja) * | 2001-09-21 | 2003-04-03 | Nippon Steel Corp | 浮体底面の付着物除去装置 |
| JP4711572B2 (ja) * | 2001-09-21 | 2011-06-29 | 新日鉄エンジニアリング株式会社 | 浮体底面の付着物除去装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047727A (en) | Offset-voltage-balancing operational amplifier | |
| JPH0370927B2 (ja) | ||
| CN106160683A (zh) | 运算放大器 | |
| JPH0193207A (ja) | 演算増幅器 | |
| EP0530415A1 (en) | Differential input stage having improved common mode rejection | |
| EP0180875A2 (en) | Improved frequency response amplifier | |
| Wen et al. | A two-stage CMOS OTA with enhanced transconductance and DC-gain | |
| US5406220A (en) | Pole/zero compensation in cascode amplifiers | |
| JPH0210905A (ja) | 演算増幅器 | |
| JPH0235485B2 (ja) | ||
| WO2021077846A1 (zh) | 低压差线性稳压器电路及设备 | |
| CN114759881A (zh) | 一种输入阻抗提升的集成生物信号斩波放大器 | |
| JP4862694B2 (ja) | Ｆｅｔアンプおよびそのバイアス回路 | |
| JPS6162216A (ja) | ソ−スフオロワ回路 | |
| JPS60239109A (ja) | 演算増幅器 | |
| JP3520175B2 (ja) | アナログ乗算器 | |
| JPH0618305B2 (ja) | 演算増幅回路 | |
| JPS60174518A (ja) | Ｃｍｏｓアナログスイツチ | |
| Banagozar et al. | Large-Capacitive-Load OTA With NMOS Input and PMOS Input Current Boosting Cells | |
| JP2730489B2 (ja) | 差動増幅回路 | |
| JPS60105307A (ja) | 増幅回路 | |
| CN106505958B (zh) | 用于70m中频高线性度复数带通滤波器的运算放大器 | |
| JPS58218209A (ja) | Ｍｏｓ形差動増幅器 | |
| JPS61248608A (ja) | 差動増幅器 | |
| JPH05283950A (ja) | 演算増幅器 |