JPH0210740A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0210740A JPH0210740A JP16210688A JP16210688A JPH0210740A JP H0210740 A JPH0210740 A JP H0210740A JP 16210688 A JP16210688 A JP 16210688A JP 16210688 A JP16210688 A JP 16210688A JP H0210740 A JPH0210740 A JP H0210740A
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- drain
- resistance layer
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、詳しくはＭＯ５型電界効
果トランジスタに関するものである。
果トランジスタに関するものである。
ＭＯ３型半導体装置の一例としてシリコンゲートＰチャ
ンネルＭＯ３型電界効果トランジスタ（以下、ＭＯＳ
Ｆ ＥＴと称す。）を第５図を参照して次に示す。同図
に示すように、上記ＭＯ３ＦＥＴ （１）はＮ型のシリ
コン基板（２）にゲート酸化膜（３）を形成した後、ゲ
ート酸化８（３）にゲートを極（４）を積層・形成し、
更にゲート下のシリコン基板（２）の表層部に形成され
るチャンネル（５）を挟み、シリコン基板（２）にＰ型
不純物を注入して、ソース（６）とドレイン（７）を形
成したものである。
ンネルＭＯ３型電界効果トランジスタ（以下、ＭＯＳ
Ｆ ＥＴと称す。）を第５図を参照して次に示す。同図
に示すように、上記ＭＯ３ＦＥＴ （１）はＮ型のシリ
コン基板（２）にゲート酸化膜（３）を形成した後、ゲ
ート酸化８（３）にゲートを極（４）を積層・形成し、
更にゲート下のシリコン基板（２）の表層部に形成され
るチャンネル（５）を挟み、シリコン基板（２）にＰ型
不純物を注入して、ソース（６）とドレイン（７）を形
成したものである。
上記ＭＯ３ＦＥＴ （１）によれば、ゲート電極（ＶＣ
＞が零であればＰＮ接合が電流を遮断し、ソース・ドレ
イン間には電流が流れないが、ゲート（４）に負電圧を
加えると、電子はゲート下の表面から内部（図で下方）
へ押しやられ、逆に正孔は表面へ引き寄せられるように
なる。そして、引き寄せられた正孔（Ｐ型）によって表
面に細かいＰ型の伝導層が形成され、ソース（Ｐ型）と
ドレイン（Ｐ型）の間をＰ型で結び、ソース・ドレイン
間を電流が流れる。
＞が零であればＰＮ接合が電流を遮断し、ソース・ドレ
イン間には電流が流れないが、ゲート（４）に負電圧を
加えると、電子はゲート下の表面から内部（図で下方）
へ押しやられ、逆に正孔は表面へ引き寄せられるように
なる。そして、引き寄せられた正孔（Ｐ型）によって表
面に細かいＰ型の伝導層が形成され、ソース（Ｐ型）と
ドレイン（Ｐ型）の間をＰ型で結び、ソース・ドレイン
間を電流が流れる。
上記シリコンゲートＰチャンネルＭＯ３ＦＥＴの具体的
構造を第６図を参照して次に示す。
構造を第６図を参照して次に示す。
同図において、（８）はＮ型のシリコン基板、（９）は
ゲート酸化膜、（１０）はフィールド酸化膜、（１１）
は層間絶縁膜、（１２）はゲート電極、（１３）はソー
ス、（１４）はドレイン、（１５）は金属配線である。
ゲート酸化膜、（１０）はフィールド酸化膜、（１１）
は層間絶縁膜、（１２）はゲート電極、（１３）はソー
ス、（１４）はドレイン、（１５）は金属配線である。
上記ＭＯＳ Ｆ ＥＴを形成するにあたっては、まずＮ
型シリコン基板（８）にゲート酸化膜（９）とフィール
ド酸化膜（１０）を形成し、ゲート酸化膜（９）上にゲ
ート電極（１２）を形成する。次に、ゲート電極（１２
）をマスクとしてイオン注入にてゲート電極近傍に高濃
度のＰ型不純物を注入し、更にイオン注入の際に生じる
結晶歪みをなくすため熱処理し、ソース（１３）とドレ
イン（１４）を形成する。そして、眉間絶縁膜（１１）
を形成した後、ソース（１３）とドレイン（１４）の電
極引出し位置におけるゲート酸化膜（９）と眉間絶縁膜
（１１）にエツチングにてコンタクトホール（１６）を
形成してアルミニウム等の配線用金属をスパッタし、金
属配線（１５）をパターニングする。
型シリコン基板（８）にゲート酸化膜（９）とフィール
ド酸化膜（１０）を形成し、ゲート酸化膜（９）上にゲ
ート電極（１２）を形成する。次に、ゲート電極（１２
）をマスクとしてイオン注入にてゲート電極近傍に高濃
度のＰ型不純物を注入し、更にイオン注入の際に生じる
結晶歪みをなくすため熱処理し、ソース（１３）とドレ
イン（１４）を形成する。そして、眉間絶縁膜（１１）
を形成した後、ソース（１３）とドレイン（１４）の電
極引出し位置におけるゲート酸化膜（９）と眉間絶縁膜
（１１）にエツチングにてコンタクトホール（１６）を
形成してアルミニウム等の配線用金属をスパッタし、金
属配線（１５）をパターニングする。
ところで、上述したＭＯＳ Ｆ ＥＴを形成するに際し
、ゲート電極（１２）と金属配線（１５）との間は絶縁
に必要な距離を確保しなければならず、更にコンタクト
ホール（１６）の形成時における目合わせ誤差を考慮し
て上記絶縁距離に余裕を見込んだ距離（１）を設けてい
る。そのため、電流パスとなるソース（１３）及びドレ
イン（１４）の各端部と金属配線（１５）との距離も長
くなって各領域内において寄生抵抗（Ｒυ（Ｒ２）が生
じる。そうすると、寄生抵抗（Ｒ１） （Ｒ２）によっ
てトランジスタの応答が遅くなったり、電圧低下が生じ
、特にパワー用ではエネルギーロスが大きくなる。
、ゲート電極（１２）と金属配線（１５）との間は絶縁
に必要な距離を確保しなければならず、更にコンタクト
ホール（１６）の形成時における目合わせ誤差を考慮し
て上記絶縁距離に余裕を見込んだ距離（１）を設けてい
る。そのため、電流パスとなるソース（１３）及びドレ
イン（１４）の各端部と金属配線（１５）との距離も長
くなって各領域内において寄生抵抗（Ｒυ（Ｒ２）が生
じる。そうすると、寄生抵抗（Ｒ１） （Ｒ２）によっ
てトランジスタの応答が遅くなったり、電圧低下が生じ
、特にパワー用ではエネルギーロスが大きくなる。
本発明は、一導電型半導体基板上の素子形成領域にゲー
ト酸化膜を介しポリシリコンからなるゲート電極を形成
すると共に、上記半導体基板のゲート電極近傍に他導電
型不純物拡散領域を形成した半導体装置において、上記
ゲート電極の側面に上記ゲート酸化膜に連設して酸化膜
のサイドウオールを形成すると共に、ゲート電極上面及
び上記半導体基板の他導電型不純物拡散領域形成面にシ
リサイドの低抵抗層を形成したことを特徴とする。
ト酸化膜を介しポリシリコンからなるゲート電極を形成
すると共に、上記半導体基板のゲート電極近傍に他導電
型不純物拡散領域を形成した半導体装置において、上記
ゲート電極の側面に上記ゲート酸化膜に連設して酸化膜
のサイドウオールを形成すると共に、ゲート電極上面及
び上記半導体基板の他導電型不純物拡散領域形成面にシ
リサイドの低抵抗層を形成したことを特徴とする。
上記技術的手段によれば、ＭＯＳ Ｆ ＥＴの半導体基
板の他導電型不純物拡散領域形成面に形成したシリサイ
ドの低抵抗層上にコンタクトホールを設けて金属配線を
パターニングし、低抵抗層と金属配線とを同電位にする
。
板の他導電型不純物拡散領域形成面に形成したシリサイ
ドの低抵抗層上にコンタクトホールを設けて金属配線を
パターニングし、低抵抗層と金属配線とを同電位にする
。
本発明の実施例を第１図乃至第４図を参照して以下説明
する。第６図と同−又は相当部分には同一参照符号を付
しその説明を省略する。まず第１図において（８）はＮ
型のシリコン基板、（９）はゲート酸化膜、（１０）は
フィールド酸化膜、（１１）は眉間絶縁膜、（１２）は
ゲート電極、（１３）はソース、（１４）はドレイン、
（１５）は金属配線、（１６）はコンタクトホール（１
７）はサイドウオール、（１Ｂ） （１９）はシリサ
イドの低抵抗層である。上記サイドウオール（１７）は
ゲート電極（１２）の側面に電極下のゲート酸化膜（９
）に連設して形成される。低抵抗層（１８）はゲート電
極上面に形成され、低抵抗Ｊｉ （１９）は、サイドウ
オール（１７）に連設してシリコン基板（８）のソース
、ドレイン各形成面に形成される。
する。第６図と同−又は相当部分には同一参照符号を付
しその説明を省略する。まず第１図において（８）はＮ
型のシリコン基板、（９）はゲート酸化膜、（１０）は
フィールド酸化膜、（１１）は眉間絶縁膜、（１２）は
ゲート電極、（１３）はソース、（１４）はドレイン、
（１５）は金属配線、（１６）はコンタクトホール（１
７）はサイドウオール、（１Ｂ） （１９）はシリサ
イドの低抵抗層である。上記サイドウオール（１７）は
ゲート電極（１２）の側面に電極下のゲート酸化膜（９
）に連設して形成される。低抵抗層（１８）はゲート電
極上面に形成され、低抵抗Ｊｉ （１９）は、サイドウ
オール（１７）に連設してシリコン基板（８）のソース
、ドレイン各形成面に形成される。
ここで、本発明に係る上記ＭＯＳ Ｆ ＥＴ （２０）
の製造工程例を第２図乃至第４図と第１図を参照して次
に示す。まず第２図に示すように、シリコン基板（８）
上に全面にゲート酸化膜（９）となる酸化膜（２１）を
被着・形成し、その上にポリシリコンのゲート電極（１
２）を形成した後、更に全面に酸化膜（２２）を薄く被
着・形成する。次に、第３図に示すように、異方性エッ
チにて酸化膜（２１） （２２）をエツチングし、ゲ
ート酸化膜（９）とサイドウオール（１７）の各形成予
定部分を残して酸化膜（２１） （２２）を除去した
後、ゲート電極（１２）を囲み、半導体基板（８）のソ
ース、ドレイン各形成面に窒化膜（ＳｉＪ４） （２３
）を形成する。そして、第４図に示すように、半導体基
板（８）を選択的に長時間酸化して窒化膜（２３）形成
面の周囲に絶縁分離用のフィールド酸化膜（ｌＯ）を形
成する。次に、第５図に示すように、窒化膜（２３）を
すべて除去した後、ソース、ドレイン各形成予定領域に
不純物イオンを高濃度に注入してソース（１３）とドレ
イン（１４）を形成する。その後、第６図に示すように
、ゲート電ｉ （１２） 、ソース（１３）とドレイン
（１４）上にＴｉ、 Ｍｏ、Ｗ等の金属材料をスパッタ
リングし、更に熱処理してシリサイド化した後に、上記
シリサイド化部分以外の金属材料をエツチング除去する
と、ゲート電極（１２）上面とシリコン基板（８）のソ
ース（１３）、ドレイン（１４）各形成面に低抵抗層（
１８） （１９）がそれぞれ形成される。そこで、第
１図に示すように、層間絶縁膜（１１）を形成した後、
低抵抗！ （１９）上のソース、ドレイン各電極引出し
位置の層間絶縁膜（１１）にコンタクトホール（１６）
を設け、金属配線（１５）をパターニングすると、本発
明に係るＭＯＳ Ｆ ＥＴ（２０）を得る。
の製造工程例を第２図乃至第４図と第１図を参照して次
に示す。まず第２図に示すように、シリコン基板（８）
上に全面にゲート酸化膜（９）となる酸化膜（２１）を
被着・形成し、その上にポリシリコンのゲート電極（１
２）を形成した後、更に全面に酸化膜（２２）を薄く被
着・形成する。次に、第３図に示すように、異方性エッ
チにて酸化膜（２１） （２２）をエツチングし、ゲ
ート酸化膜（９）とサイドウオール（１７）の各形成予
定部分を残して酸化膜（２１） （２２）を除去した
後、ゲート電極（１２）を囲み、半導体基板（８）のソ
ース、ドレイン各形成面に窒化膜（ＳｉＪ４） （２３
）を形成する。そして、第４図に示すように、半導体基
板（８）を選択的に長時間酸化して窒化膜（２３）形成
面の周囲に絶縁分離用のフィールド酸化膜（ｌＯ）を形
成する。次に、第５図に示すように、窒化膜（２３）を
すべて除去した後、ソース、ドレイン各形成予定領域に
不純物イオンを高濃度に注入してソース（１３）とドレ
イン（１４）を形成する。その後、第６図に示すように
、ゲート電ｉ （１２） 、ソース（１３）とドレイン
（１４）上にＴｉ、 Ｍｏ、Ｗ等の金属材料をスパッタ
リングし、更に熱処理してシリサイド化した後に、上記
シリサイド化部分以外の金属材料をエツチング除去する
と、ゲート電極（１２）上面とシリコン基板（８）のソ
ース（１３）、ドレイン（１４）各形成面に低抵抗層（
１８） （１９）がそれぞれ形成される。そこで、第
１図に示すように、層間絶縁膜（１１）を形成した後、
低抵抗！ （１９）上のソース、ドレイン各電極引出し
位置の層間絶縁膜（１１）にコンタクトホール（１６）
を設け、金属配線（１５）をパターニングすると、本発
明に係るＭＯＳ Ｆ ＥＴ（２０）を得る。
上記ＭＯ３ＦＥＴ（２０）によれば、ソース（１３）と
ドレイン（１４）の各形成面における低抵抗Ｎ （１９
）と金属配線（］５）とが電気的につながって同電位と
なるため、ソース（１３）、ドレイン（１４）の各端部
と低抵抗Ｎ（１９）との間の電流パスの長さがほぼサイ
ドウオール（１７）の幅に起因して短くなり、ソース（
１３）とドレイン（１４）の低抵抗化が図れる。又、予
めゲート電極（１２）を形成した後、それを中心にして
不純物拡散領域を形成するため、ソース（１３）とドレ
イン（１４）の各領域を縮小化できる。
ドレイン（１４）の各形成面における低抵抗Ｎ （１９
）と金属配線（］５）とが電気的につながって同電位と
なるため、ソース（１３）、ドレイン（１４）の各端部
と低抵抗Ｎ（１９）との間の電流パスの長さがほぼサイ
ドウオール（１７）の幅に起因して短くなり、ソース（
１３）とドレイン（１４）の低抵抗化が図れる。又、予
めゲート電極（１２）を形成した後、それを中心にして
不純物拡散領域を形成するため、ソース（１３）とドレ
イン（１４）の各領域を縮小化できる。
本発明によれば、ＭＯＳＦＥＴのゲート電極の側面に酸
化膜のサイドウオールを形成すると共に、半導体基板の
不純物拡散領域形成面に低抵抗層を形成したから、不純
物拡散領域の低抵抗化が可能となって素子の特性向上を
図ることができる。
化膜のサイドウオールを形成すると共に、半導体基板の
不純物拡散領域形成面に低抵抗層を形成したから、不純
物拡散領域の低抵抗化が可能となって素子の特性向上を
図ることができる。
第１図は本発明に係る半導体装置の一実施例を示す側断
面図、第２図乃至第６図は第１図半導体装置の一製造例
を示す各工程図、第７図はＭＯＳ Ｆ ＥＴの概念図、
第８図は従来の半導体装置の一具体例を示す側断面図で
ある。 （８）・・・−半導体基板、 （９）−ゲート酸化
膜、（１２）・−・ゲート電極、 （１３） （１４）−・−不純物拡散領域、（１７）
・−サイドウオール、（１Ｂ） （１９Ｌ−低抵抗層
。 ス Ｍ２図 第 ３ ｇ 特 許 出 願 人 関西日本電気株式会社代
理 人 江 原 省 吾第５図 第 ７ 図 第６図 手続補正書 平成 １．１．１９ 年 月 日 １、事件の表示 昭和６３年特許廓第１６２１０６号 ２．５′ｉ！ｌ明の名称 半導体装置 ３、補正をする者 事件との関係 特許出門人 名称 関西日本電気株式会社 ４、代理人 ８５５０ 住 所 大阪府大阪市西区江戸堀１丁目１５番２６号
大阪商工ビル８階 ■、第２頁第２行 「第５図を」を 「第１図を」と補正する。 ■、第３頁第２行 「第６図を・・・」を 「第１図を・・・」と補正する。 ■、第５頁第１４行 「第４図を・・・」を 「第１図を・・・」と補正する。 ■、第５頁第１５行 ｒＪ］ 「第６部と・・・」を ］第」−図と・・・」と補正する。 ■、第６頁第１１行 「第４図と・・・」を 「第亙図と・・・」と補正する。
面図、第２図乃至第６図は第１図半導体装置の一製造例
を示す各工程図、第７図はＭＯＳ Ｆ ＥＴの概念図、
第８図は従来の半導体装置の一具体例を示す側断面図で
ある。 （８）・・・−半導体基板、 （９）−ゲート酸化
膜、（１２）・−・ゲート電極、 （１３） （１４）−・−不純物拡散領域、（１７）
・−サイドウオール、（１Ｂ） （１９Ｌ−低抵抗層
。 ス Ｍ２図 第 ３ ｇ 特 許 出 願 人 関西日本電気株式会社代
理 人 江 原 省 吾第５図 第 ７ 図 第６図 手続補正書 平成 １．１．１９ 年 月 日 １、事件の表示 昭和６３年特許廓第１６２１０６号 ２．５′ｉ！ｌ明の名称 半導体装置 ３、補正をする者 事件との関係 特許出門人 名称 関西日本電気株式会社 ４、代理人 ８５５０ 住 所 大阪府大阪市西区江戸堀１丁目１５番２６号
大阪商工ビル８階 ■、第２頁第２行 「第５図を」を 「第１図を」と補正する。 ■、第３頁第２行 「第６図を・・・」を 「第１図を・・・」と補正する。 ■、第５頁第１４行 「第４図を・・・」を 「第１図を・・・」と補正する。 ■、第５頁第１５行 ｒＪ］ 「第６部と・・・」を ］第」−図と・・・」と補正する。 ■、第６頁第１１行 「第４図と・・・」を 「第亙図と・・・」と補正する。
Claims (1)
- （１）一導電型半導体基板上の素子形成領域にゲート酸
化膜を介しポリシリコンからなるゲート電極を形成する
と共に、上記半導体基板のゲート電極近傍に他導電型不
純物拡散領域を形成した半導体装置において、 上記ゲート電極の側面に上記ゲート酸化膜に連設して酸
化膜のサイドウォールを形成すると共に、ゲート電極上
面及び上記半導体基板の他導電型不純物拡散領域形成面
にシリサイドの低抵抗層を形成したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16210688A JPH0210740A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16210688A JPH0210740A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210740A true JPH0210740A (ja) | 1990-01-16 |
Family
ID=15748163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16210688A Pending JPH0210740A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0919344A (ja) * | 1995-05-23 | 1997-01-21 | Bertrand Faure Equip Sa | 自動車シートの骨組の異形断面材 |
-
1988
- 1988-06-28 JP JP16210688A patent/JPH0210740A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0919344A (ja) * | 1995-05-23 | 1997-01-21 | Bertrand Faure Equip Sa | 自動車シートの骨組の異形断面材 |
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