JPH02105630A - 並列比較式ａ／ｄ変換回路 - Google Patents
並列比較式ａ／ｄ変換回路Info
- Publication number
- JPH02105630A JPH02105630A JP25869388A JP25869388A JPH02105630A JP H02105630 A JPH02105630 A JP H02105630A JP 25869388 A JP25869388 A JP 25869388A JP 25869388 A JP25869388 A JP 25869388A JP H02105630 A JPH02105630 A JP H02105630A
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 17
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列比較式Ａ／Ｄ変換回路に関する。
従来、この種の並列比較式Ａ／Ｄ変換回路は、複数の直
列接続された抵抗器より作られた１ｍｉ直電圧を基準と
し比較器においてアナログ入力信号を比較出力し、その
比較器出力をＡ／Ｄ変換回路出力とみなし後段では比較
器出力をそのままエンコ−ドあるいはその他の論理処理
を施している。
列接続された抵抗器より作られた１ｍｉ直電圧を基準と
し比較器においてアナログ入力信号を比較出力し、その
比較器出力をＡ／Ｄ変換回路出力とみなし後段では比較
器出力をそのままエンコ−ドあるいはその他の論理処理
を施している。
上述した従来の並列比較式Ａ／Ｄ変換回路は、比較器の
最上位ビットから最下位ビットまでの出力をそのままエ
ンコードあるいはその他の論理処理を行うため、外部雑
音の重畳あるいは遅延時間をはじめとする比較器自体の
特性偏差等により比較器が誤りビットを出力した場合、
後段の論理回路が誤動作を起こしてしまうという欠点が
ある。
最上位ビットから最下位ビットまでの出力をそのままエ
ンコードあるいはその他の論理処理を行うため、外部雑
音の重畳あるいは遅延時間をはじめとする比較器自体の
特性偏差等により比較器が誤りビットを出力した場合、
後段の論理回路が誤動作を起こしてしまうという欠点が
ある。
本発明の目的は、かかる比較器の誤動作を行った場合に
も誤り訂正を行ってディジタル出力することのできる並
列比較式Ａ／Ｄ変換回路を提供することにある。
も誤り訂正を行ってディジタル出力することのできる並
列比較式Ａ／Ｄ変換回路を提供することにある。
本発明の並列比較式Ａ／Ｄ変換回路は、第一の基準電源
と第二の基準電源間に直列に接続した複数個の抵抗器と
、入力端子より入力するアナログ信号と前記複数個の抵
抗器の各接続点より取り出す複数個の閾値電圧の１つと
を高い電位より順に入力する複数個の比較器と、前記比
較器における最高位の閾値電圧との比較出力である最上
位ビットと最下位の閾値電圧との比較出力である最下位
ビットまでの複数個の出力により最上位ビットより順に
２ビットを入力とする複数個のＥＸ−ＯＲゲートと、前
記複数個のＥＸ−ＯＲゲートの出力の最上位ビットより
順に２ビットを入力する複数個の第゛−のＡＮＤゲート
と、前記複数個の比較器の出力のうち最上位ビットと最
下位ビットを除く各ビット出力と前記第一のＡＮＤゲー
ト出力とを上位より順に入力し各々の出力端子にディジ
タル信号を出力する複数個の第一のＥＸ−〇Ｒバッファ
ゲートと、前記比較器出力のうち最下位より２番目およ
び３番目の比較器出力を入力とする第二のＡＮＤゲート
と、前記第二のＡＮＤゲートの出力と前記比較器の出力
のうち最下位ビットとを入力とし出力端子に最下位ビッ
トのディジタル信号を出力する第二のＥＸ−〇Ｒバッフ
ァゲートとを有して構成される。
と第二の基準電源間に直列に接続した複数個の抵抗器と
、入力端子より入力するアナログ信号と前記複数個の抵
抗器の各接続点より取り出す複数個の閾値電圧の１つと
を高い電位より順に入力する複数個の比較器と、前記比
較器における最高位の閾値電圧との比較出力である最上
位ビットと最下位の閾値電圧との比較出力である最下位
ビットまでの複数個の出力により最上位ビットより順に
２ビットを入力とする複数個のＥＸ−ＯＲゲートと、前
記複数個のＥＸ−ＯＲゲートの出力の最上位ビットより
順に２ビットを入力する複数個の第゛−のＡＮＤゲート
と、前記複数個の比較器の出力のうち最上位ビットと最
下位ビットを除く各ビット出力と前記第一のＡＮＤゲー
ト出力とを上位より順に入力し各々の出力端子にディジ
タル信号を出力する複数個の第一のＥＸ−〇Ｒバッファ
ゲートと、前記比較器出力のうち最下位より２番目およ
び３番目の比較器出力を入力とする第二のＡＮＤゲート
と、前記第二のＡＮＤゲートの出力と前記比較器の出力
のうち最下位ビットとを入力とし出力端子に最下位ビッ
トのディジタル信号を出力する第二のＥＸ−〇Ｒバッフ
ァゲートとを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す並列比較式Ａ／Ｄ
変換回路図である。
変換回路図である。
第１図に示すように、本実施例は複数個の抵抗器４と、
複数個の比較器５と、ＥＸ−ＯＲゲート６、ＡＮＤゲー
ト７および９．ＥＸ−ＯＲバッファゲート８Ａおよび８
Ｂを有する誤り訂正回路とから構成される。これを詳細
に説明すると、本実施例のＡ／Ｄ変換回路は第一の基準
電源１と第二の基準電源２間に直列に接続した複数個の
抵抗器４と、アナログ入力端子３から入力するアナログ
信号と複数個の抵抗器４の各接続点より取り出す複数個
の閾値電圧の１つとを高い電位より順に入力する複数個
の比較器５と、これら比較器５における最高位の閾値電
圧との比較出力である最上位ビットと最下位の閾値電圧
との比較出力である最下位ビットまでの複数個の出力よ
り最上位ビットより順に２ビットを入力とする複数個の
ＥＸ−ＯＲゲート６と、これらＥＸ−ＯＲゲート６の出
力の最上位ビットより順に２ビットを入力する複数個の
第一のＡＮＤゲート７と、これら複数個の比較器５の出
力のうち最上位ビットと最下位ビットを除く各ビット出
力と前記第一のＡＮＤゲート出力とを上位より順に入力
し各々の出力端子にディジタル信号を出力する複数個の
第一のＥＸ−ＯＲバッファゲート８Ａと、前述した比較
器５の出力のうち最下位より２番目および３番目の比較
器５の出力を入力とする第二のＡＮＤゲート９と、この
第二のＡＮＤゲート９の出力と比較器５の出力のうち最
下位ビットを入力とし出力端子１０に最下位ビットのデ
ィジタル信号を出力する第二のＥＸ−ＯＲバッファゲー
ト８Ｂとを含んで構成されている。
複数個の比較器５と、ＥＸ−ＯＲゲート６、ＡＮＤゲー
ト７および９．ＥＸ−ＯＲバッファゲート８Ａおよび８
Ｂを有する誤り訂正回路とから構成される。これを詳細
に説明すると、本実施例のＡ／Ｄ変換回路は第一の基準
電源１と第二の基準電源２間に直列に接続した複数個の
抵抗器４と、アナログ入力端子３から入力するアナログ
信号と複数個の抵抗器４の各接続点より取り出す複数個
の閾値電圧の１つとを高い電位より順に入力する複数個
の比較器５と、これら比較器５における最高位の閾値電
圧との比較出力である最上位ビットと最下位の閾値電圧
との比較出力である最下位ビットまでの複数個の出力よ
り最上位ビットより順に２ビットを入力とする複数個の
ＥＸ−ＯＲゲート６と、これらＥＸ−ＯＲゲート６の出
力の最上位ビットより順に２ビットを入力する複数個の
第一のＡＮＤゲート７と、これら複数個の比較器５の出
力のうち最上位ビットと最下位ビットを除く各ビット出
力と前記第一のＡＮＤゲート出力とを上位より順に入力
し各々の出力端子にディジタル信号を出力する複数個の
第一のＥＸ−ＯＲバッファゲート８Ａと、前述した比較
器５の出力のうち最下位より２番目および３番目の比較
器５の出力を入力とする第二のＡＮＤゲート９と、この
第二のＡＮＤゲート９の出力と比較器５の出力のうち最
下位ビットを入力とし出力端子１０に最下位ビットのデ
ィジタル信号を出力する第二のＥＸ−ＯＲバッファゲー
ト８Ｂとを含んで構成されている。
次に、かかるＡ／Ｄ変換回路の動作について説明する。
まず、第一の基準電源１と第二の基準電源２の電圧をｎ
個の等しい抵抗値を持つ抵抗器４を直列接続し等ステッ
プｎ種類の閾値電圧を作成している。次に、アナログ入
力端子３に一方の入力端を接続したｎ段の比較器５にお
いて前記各々の閾値電圧とアナログ入力端子３から入力
されたアナログ信号レベルとを比較し、各閾値電圧より
アナログ信号レベルが大きい場合には“′１”のディジ
タルコードを送出し、そうでない場合には０゛を送出す
る。また、ＥＸ−ＯＲ（エクスクル−シブ−オア）ゲー
ト６は最上位から最下位までｎ段の比較器５の出力より
隣接する２出力を入力し、比較器５の出力の最下位より
連続する１゛またはＯ′のディジタルコードの変化点を
検出する。
個の等しい抵抗値を持つ抵抗器４を直列接続し等ステッ
プｎ種類の閾値電圧を作成している。次に、アナログ入
力端子３に一方の入力端を接続したｎ段の比較器５にお
いて前記各々の閾値電圧とアナログ入力端子３から入力
されたアナログ信号レベルとを比較し、各閾値電圧より
アナログ信号レベルが大きい場合には“′１”のディジ
タルコードを送出し、そうでない場合には０゛を送出す
る。また、ＥＸ−ＯＲ（エクスクル−シブ−オア）ゲー
ト６は最上位から最下位までｎ段の比較器５の出力より
隣接する２出力を入力し、比較器５の出力の最下位より
連続する１゛またはＯ′のディジタルコードの変化点を
検出する。
すなわち、連続するディジタルコードの変化点でのみ１
′を送出する。また、ＡＮＤゲート７は最上位ビットよ
り隣接する２つのＥＸ−ＯＲゲート６の出力を入力して
、ＥＸ−ＯＲゲート６で検出したディジタルコードの変
化点が連続した場合に、エラービット検出信号をＥ Ｘ
−ＯＲ，バッファゲート８Ａに送出する。このＥＸ−
ＯＲバッフアゲ−）−８ＡはＡＮＤゲート７の出力と比
較器５の出力を入力し、ＡＮＤゲート７よりエラービッ
ト検出信号を受は取った場合にのみ比較器５の出力のデ
ィジタルコードを反転し、また受は取らなかった場合は
ディジタルコードをそのままの状態で出力端子１０に送
出する。一方、最下位ビットの比較器５の出力は、ＡＮ
Ｄゲートって最下位ビットより２番目および３番目の比
較器５の出力が共に１′である場合を検出し且つ最下位
ビットのＥＸ−ＯＲゲート６でディジタルコードの変化
点が検出された場合にのみ、Ｅ Ｘ −ＯＲバッフｙ
）＋’−ト８Ｂにおいて反転される。
′を送出する。また、ＡＮＤゲート７は最上位ビットよ
り隣接する２つのＥＸ−ＯＲゲート６の出力を入力して
、ＥＸ−ＯＲゲート６で検出したディジタルコードの変
化点が連続した場合に、エラービット検出信号をＥ Ｘ
−ＯＲ，バッファゲート８Ａに送出する。このＥＸ−
ＯＲバッフアゲ−）−８ＡはＡＮＤゲート７の出力と比
較器５の出力を入力し、ＡＮＤゲート７よりエラービッ
ト検出信号を受は取った場合にのみ比較器５の出力のデ
ィジタルコードを反転し、また受は取らなかった場合は
ディジタルコードをそのままの状態で出力端子１０に送
出する。一方、最下位ビットの比較器５の出力は、ＡＮ
Ｄゲートって最下位ビットより２番目および３番目の比
較器５の出力が共に１′である場合を検出し且つ最下位
ビットのＥＸ−ＯＲゲート６でディジタルコードの変化
点が検出された場合にのみ、Ｅ Ｘ −ＯＲバッフｙ
）＋’−ト８Ｂにおいて反転される。
以上のＡ／Ｄ変換回路の動作をまとめると、比較器５の
出力はその上位および下位の比較器５の出力と異なる場
合にのみ反転され、また最下位の比較器５の出力はその
上位２つの比較値５の出力が“１′で且つ最下位の比較
器５の出力が０′の時のみ反転される。
出力はその上位および下位の比較器５の出力と異なる場
合にのみ反転され、また最下位の比較器５の出力はその
上位２つの比較値５の出力が“１′で且つ最下位の比較
器５の出力が０′の時のみ反転される。
第２図は本発明の第二の実施例を示す並列比較式Ａ／Ｄ
変換回路図である。
変換回路図である。
第２図に示すように、本実施例はＮＯＲゲート１１を設
け、このＮＯＲゲート１１においてＡＮＤゲート７の全
ての出力を入力としアラーム信号を出力端子１０に送出
するとともに、最上位ビットを検出したときにはオーバ
ーフロー出力端子１２に出力する構成である。すなわち
、本実施例においては、ｎ個の比較器５の中で１つでも
誤りビットを出力した場合、ＮＯＲゲート１１がエラー
ビット検出信号を受は取ってアラーム信号を出力端子１
０に送出するので、外部雑音等の本回路の使用環境の良
し悪しが直ちに判断でき、また比較器５の破損により誤
動作等の本回路の信頼度を常に監視できるという利点が
ある。
け、このＮＯＲゲート１１においてＡＮＤゲート７の全
ての出力を入力としアラーム信号を出力端子１０に送出
するとともに、最上位ビットを検出したときにはオーバ
ーフロー出力端子１２に出力する構成である。すなわち
、本実施例においては、ｎ個の比較器５の中で１つでも
誤りビットを出力した場合、ＮＯＲゲート１１がエラー
ビット検出信号を受は取ってアラーム信号を出力端子１
０に送出するので、外部雑音等の本回路の使用環境の良
し悪しが直ちに判断でき、また比較器５の破損により誤
動作等の本回路の信頼度を常に監視できるという利点が
ある。
尚、かかるＡ／Ｄ変換回路を構成する誤り訂正回路は前
述した第一の実施例と同様にＥＸ−ＯＲゲート６、第一
のＡＮＤゲート７、ＥＸ−〇Ｒバッファゲート８Ａおよ
び８Ｂ、第二のＡＮＤゲー）９．ＮＯＲゲート１１から
構成されている。
述した第一の実施例と同様にＥＸ−ＯＲゲート６、第一
のＡＮＤゲート７、ＥＸ−〇Ｒバッファゲート８Ａおよ
び８Ｂ、第二のＡＮＤゲー）９．ＮＯＲゲート１１から
構成されている。
以上説明したように、本発明の並列比較式Ａ／Ｄ変換回
路は、比較器の出力とその上位及び下位の比較器の出力
との相関を常に検索し、比較器が誤りビットを出力した
場合、エラービット検出信号を発生させ、比較器出力を
反転させるという誤り訂正回路を比較器出力に付与する
ことにより、外部雑音等の影響により誤った比較器の出
力は自動的に訂正された後に出力されるため、後段のデ
ィジタル処理での誤動作を防ぐことができるという効果
がある。
路は、比較器の出力とその上位及び下位の比較器の出力
との相関を常に検索し、比較器が誤りビットを出力した
場合、エラービット検出信号を発生させ、比較器出力を
反転させるという誤り訂正回路を比較器出力に付与する
ことにより、外部雑音等の影響により誤った比較器の出
力は自動的に訂正された後に出力されるため、後段のデ
ィジタル処理での誤動作を防ぐことができるという効果
がある。
第１図は本発明の第一の実施例を示す並列比較式Ａ／Ｄ
変換回路図、第２図は本発明の第二の実施例を示す並列
比較式Ａ／Ｄ変換回路図である。 １・・・第一の基準電源、２・・・第二の基準電源、３
・・・アナログ信号入力端子、４・・・抵抗器、５・・
・比較器、６・・・ＥＸ−ＯＲゲート、７・・・ＡＮＤ
ゲート、８Ａ、８Ｂ・・・ＥＸ−ＯＲバッファゲート、
９・・・ＡＮＤゲート、１０・・・出力端子、１１・・
・ＮＯＲゲート、１２・・・オーバーフロー出力端子。
変換回路図、第２図は本発明の第二の実施例を示す並列
比較式Ａ／Ｄ変換回路図である。 １・・・第一の基準電源、２・・・第二の基準電源、３
・・・アナログ信号入力端子、４・・・抵抗器、５・・
・比較器、６・・・ＥＸ−ＯＲゲート、７・・・ＡＮＤ
ゲート、８Ａ、８Ｂ・・・ＥＸ−ＯＲバッファゲート、
９・・・ＡＮＤゲート、１０・・・出力端子、１１・・
・ＮＯＲゲート、１２・・・オーバーフロー出力端子。
Claims (1)
- 第一の基準電源と第二の基準電源間に直列に接続した複
数個の抵抗器と、入力端子より入力するアナログ信号と
前記複数個の抵抗器の各接続点より取り出す複数個の閾
値電圧の１つとを高い電位より順に入力する複数個の比
較器と、前記比較器における最高位の閾値電圧との比較
出力である最上位ビットと最下位の閾値電圧との比較出
力である最下位ビットまでの複数個の出力により最上位
ビットより順に２ビットを入力とする複数個のＥＸ−Ｏ
Ｒゲートと、前記複数個のＥＸ−ＯＲゲートの出力の最
上位ビットより順に２ビットを入力する複数個の第一の
ＡＮＤゲートと、前記複数個の比較器の出力のうち最上
位ビットと最下位ビットを除く各ビット出力と前記第一
のＡＮＤゲート出力とを上位より順に入力し各々の出力
端子にディジタル信号を出力する複数個の第一のＥＸ−
ＯＲバッファゲートと、前記比較器出力のうち最下位よ
り２番目および３番目の比較器出力を入力とする第二の
ＡＮＤゲートと、前記第二のＡＮＤゲートの出力と前記
比較器の出力のうち最下位ビットとを入力とし出力端子
に最下位ビットのディジタル信号を出力する第二のＥＸ
−ＯＲバッファゲートとを有することを特徴とする並列
比較式Ａ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25869388A JPH02105630A (ja) | 1988-10-13 | 1988-10-13 | 並列比較式ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25869388A JPH02105630A (ja) | 1988-10-13 | 1988-10-13 | 並列比較式ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105630A true JPH02105630A (ja) | 1990-04-18 |
Family
ID=17323785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25869388A Pending JPH02105630A (ja) | 1988-10-13 | 1988-10-13 | 並列比較式ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105630A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448522A (en) * | 1987-08-18 | 1989-02-23 | Fujitsu Ltd | All parallel a/d converter |
-
1988
- 1988-10-13 JP JP25869388A patent/JPH02105630A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448522A (en) * | 1987-08-18 | 1989-02-23 | Fujitsu Ltd | All parallel a/d converter |
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