JPH02104008A - 集積化パワートランジスタ - Google Patents
集積化パワートランジスタInfo
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- JPH02104008A JPH02104008A JP1197903A JP19790389A JPH02104008A JP H02104008 A JPH02104008 A JP H02104008A JP 1197903 A JP1197903 A JP 1197903A JP 19790389 A JP19790389 A JP 19790389A JP H02104008 A JPH02104008 A JP H02104008A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08126—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transitor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は温度応力を下げるための手段を含む集積化され
たパワートランジスタに関する。
たパワートランジスタに関する。
集積化バイポーラパワートランジスタに影響を及ぼす主
要問題の１つは直接二次ブレークダウン（Ｉ ｓ／ａ
）であると知られている。この問題は圧倒的に熱的原因
を有する。前記パワートランジスタの加熱により、ベー
スエミッタ電圧は実際、温度に依存しかつ−２ｍ Ｖ
／ ”Ｃの範囲にある係数に従って減少する。定コレク
タ電流（Ｉｏ）および−２ｍＶ／”Ｃという上記に述べ
た温度係数を仮定すると、コレクタ電流の密度はかなり
（約１０％）増加し、パワートランジスタの局部化され
た加熱を起こす。真性温度における増加は、前記コレク
タ電流密度に迅速な非線形増加およびいわゆるホットス
ポットの形成が続き、ＡＱ−Ｓｉシステムの溶解を起こ
し、結果としてパワートランジスタのエミッタとコレク
タの間の領域で局部短絡回路となり結果としてパワート
ランジスタ自身を破壊する。
要問題の１つは直接二次ブレークダウン（Ｉ ｓ／ａ
）であると知られている。この問題は圧倒的に熱的原因
を有する。前記パワートランジスタの加熱により、ベー
スエミッタ電圧は実際、温度に依存しかつ−２ｍ Ｖ
／ ”Ｃの範囲にある係数に従って減少する。定コレク
タ電流（Ｉｏ）および−２ｍＶ／”Ｃという上記に述べ
た温度係数を仮定すると、コレクタ電流の密度はかなり
（約１０％）増加し、パワートランジスタの局部化され
た加熱を起こす。真性温度における増加は、前記コレク
タ電流密度に迅速な非線形増加およびいわゆるホットス
ポットの形成が続き、ＡＱ−Ｓｉシステムの溶解を起こ
し、結果としてパワートランジスタのエミッタとコレク
タの間の領域で局部短絡回路となり結果としてパワート
ランジスタ自身を破壊する。
パワートランジスタの性能を向上させるため、その動作
温度および前記パワートランジスタの表面の温度勾配を
下げるためにいくつかの技術を採用することができる。
温度および前記パワートランジスタの表面の温度勾配を
下げるためにいくつかの技術を採用することができる。
しかし、これらの既知の技術は前記パワートランジスタ
の性能の制限が原因で満足できるものではなく、提案さ
れたすべての手段は直接二次ブレークダウンの間居に対
して単に部分的な解決を構成する。
の性能の制限が原因で満足できるものではなく、提案さ
れたすべての手段は直接二次ブレークダウンの間居に対
して単に部分的な解決を構成する。
実質的な改良は米国特許出願第０７／１３５゜２２０号
で開示されており、そこではパワートランジスタは並列
に接続されている複数個のカレントミラーによって置換
され、前記カレントミラーの各々は予め設定された相互
面積比で出力トランジスタおよびダイオードによって形
成され、１００の範囲で出力トランジスタ利得の値を得
て、ダイオードは前記出力トランジスタのコレクタ電流
の熱感度を下げる安定エレメントである。
で開示されており、そこではパワートランジスタは並列
に接続されている複数個のカレントミラーによって置換
され、前記カレントミラーの各々は予め設定された相互
面積比で出力トランジスタおよびダイオードによって形
成され、１００の範囲で出力トランジスタ利得の値を得
て、ダイオードは前記出力トランジスタのコレクタ電流
の熱感度を下げる安定エレメントである。
前記カレントミラーの各々は電流源によって駆動される
。
。
温度による前記コレクタ電流の変形の低下ファクタは以
下に等しい： １／（１＋β／１＋ｍ）） ここでｍ−トランジスタの面積／ダイオードの面積であ
る。
下に等しい： １／（１＋β／１＋ｍ）） ここでｍ−トランジスタの面積／ダイオードの面積であ
る。
上記で説明した解決策の実現は、前記カレントミラーの
キャリアのためにミラーの役割を果たす埋込Ｎ＋型層を
中間部分に含む埋込まれたＰ中型領域を伴う。しかしこ
のような既知の素子は、特にパワートランジスタの出力
を制限する低いコレクタ・ベース電圧によって構成され
る制限をなくすためにまだ改善が可能である。改善は前
記カレントミラーに完全に同一のコレクタ電流を与える
必要をなくすことにあり、これは回路にさらに融通性を
もたらす。
キャリアのためにミラーの役割を果たす埋込Ｎ＋型層を
中間部分に含む埋込まれたＰ中型領域を伴う。しかしこ
のような既知の素子は、特にパワートランジスタの出力
を制限する低いコレクタ・ベース電圧によって構成され
る制限をなくすためにまだ改善が可能である。改善は前
記カレントミラーに完全に同一のコレクタ電流を与える
必要をなくすことにあり、これは回路にさらに融通性を
もたらす。
さらに、前記カレントミラーを駆動させるための電流源
の使用は前述の応用で説明されたパワートランジスタの
寸法および複雑度を増加させ、集積化をさらに容易にす
るという点からさらなる改善の余地を残す。
の使用は前述の応用で説明されたパワートランジスタの
寸法および複雑度を増加させ、集積化をさらに容易にす
るという点からさらなる改善の余地を残す。
前述のＮ中型埋込層を発生させるために、Ｐ＋型埋込層
はさらにチップ生産工程中にあけられなければならず、
製造の複雑性およびコストを増大させる。
はさらにチップ生産工程中にあけられなければならず、
製造の複雑性およびコストを増大させる。
したがって、本発明のねらいは性能が改善されかつ温度
応力に対して低い感度を有し、特に既知の技術に関して
かなり改善されている集積化パワートランジスタを提供
することである。
応力に対して低い感度を有し、特に既知の技術に関して
かなり改善されている集積化パワートランジスタを提供
することである。
この狙いにおいて、本発明の特定の目的は、集積化パワ
ートランジスタ自身の表面上にホットスポットの形成を
防ぐために適合される簡単な駆動手段を有する集積化パ
ワートランジスタを提供することである。
ートランジスタ自身の表面上にホットスポットの形成を
防ぐために適合される簡単な駆動手段を有する集積化パ
ワートランジスタを提供することである。
この発明のさらなる目的はパワートランジスタのために
単一の駆動手段を提供することである。
単一の駆動手段を提供することである。
本発明のさらなる目的は高いコレクタ・ベース電圧で動
作することができる集積化パワートランジスタを提供す
ることである。
作することができる集積化パワートランジスタを提供す
ることである。
以下で明らかとなる前述の狙いおよび目的およびその他
は請求項１で示されている特徴を有する集積化パワート
ランジスタによって達成される。
は請求項１で示されている特徴を有する集積化パワート
ランジスタによって達成される。
この発明の特徴および利点は、この発明の現在好ましい
しかし非排他的実施例の以下の詳細な説明から明らかと
なり、添付図面の非制限的−例のみによって示される。
しかし非排他的実施例の以下の詳細な説明から明らかと
なり、添付図面の非制限的−例のみによって示される。
第１図および第２図に関して、前記図は本発明の異なる
実施例を示す。
実施例を示す。
より特定的に、第１図は各々が参照文字Ｇによって示さ
れている複数個のセルを含む集積化パワートランジスタ
のＰＮＰ型の実施例を示す。
れている複数個のセルを含む集積化パワートランジスタ
のＰＮＰ型の実施例を示す。
第２図は代わりに、各々が参照文字Ｇ′によって示され
ている複数個のセルを含む集積化パワートランジスタの
ＮＰＮ型の実施例を示す。
ている複数個のセルを含む集積化パワートランジスタの
ＮＰＮ型の実施例を示す。
第１図および第２図かられかるように、電流源（この技
術において周知である）を規定する駆動手段は抵抗器手
段ＲそれぞれＲ′によって実現される。
術において周知である）を規定する駆動手段は抵抗器手
段ＲそれぞれＲ′によって実現される。
互いに接続されたセルを含むＮＰＮ型の実施例（第２図
）では、各セルＧ′はカレントミラーを構成し、ダイオ
ードＤ ／、出力トランジスタＴ′（ＮＰＮ型）、およ
び抵抗器Ｒ′を成す駆動手段を含む。見てわかるように
、各カレントミラーのトランジスタのベースおよびダイ
オードは互いに接続され、そして抵抗器Ｒ′によって共
通のベース端子Ｂ′に接続され、出力トランジスタＴ′
のコレクタは互いに接続されかつ共通のコレクタ端子Ｃ
′を形成し、前記出力トランジスタＴ′のエミッタも互
いに接続されかつ共通のエミッタ端子Ｅ′を形成する。
）では、各セルＧ′はカレントミラーを構成し、ダイオ
ードＤ ／、出力トランジスタＴ′（ＮＰＮ型）、およ
び抵抗器Ｒ′を成す駆動手段を含む。見てわかるように
、各カレントミラーのトランジスタのベースおよびダイ
オードは互いに接続され、そして抵抗器Ｒ′によって共
通のベース端子Ｂ′に接続され、出力トランジスタＴ′
のコレクタは互いに接続されかつ共通のコレクタ端子Ｃ
′を形成し、前記出力トランジスタＴ′のエミッタも互
いに接続されかつ共通のエミッタ端子Ｅ′を形成する。
第２図で示されている回路は、この技術において知られ
ているように、前記トランジスタＴ′と前記ダイオード
Ｄ′を２つの隣接したしかし互いに分離されたエピタキ
シャルタブで配列することによって簡単に実現すること
ができる。
ているように、前記トランジスタＴ′と前記ダイオード
Ｄ′を２つの隣接したしかし互いに分離されたエピタキ
シャルタブで配列することによって簡単に実現すること
ができる。
第１図で示されている回路は本発明に従ったＰＮＰ形態
であり、互いに接続されたセルを含み、各セルＧはダイ
オードＤとＰＮＰ型の出力トランジスタＴと抵抗器Ｒを
規定する駆動手段とを含む。
であり、互いに接続されたセルを含み、各セルＧはダイ
オードＤとＰＮＰ型の出力トランジスタＴと抵抗器Ｒを
規定する駆動手段とを含む。
各ミラーのトランジスタのベースとダイオードは一緒に
接続され、前記抵抗器Ｒを介して共通の端子Ｂに接続さ
れ、出力トランジスタＴのコレクタは一緒に接続されか
つ共通のコレクタ端子Ｃを形成し、前記出力トランジス
タＴのエミッタは一緒に接続されかつ共通のエミッタ端
子Ｅを形成する。
接続され、前記抵抗器Ｒを介して共通の端子Ｂに接続さ
れ、出力トランジスタＴのコレクタは一緒に接続されか
つ共通のコレクタ端子Ｃを形成し、前記出力トランジス
タＴのエミッタは一緒に接続されかつ共通のエミッタ端
子Ｅを形成する。
２つの隣接するセルの非対称によって起こる温度ドリフ
トによる電圧はΔＶａＥよって示されて第３図では電圧
源Ｕによってシミュレートされている。前記非対称が原
因で、ダイオードの電流！０および１１０は等しくない
。ネットワークの平高等式は以下のとおりである； １’ ０ ＊Ｒ＋Ｉ’ ｏｒ（、＋ΔＶａＥ＝Ｉｏ ＠
Ｒ＋ｒ０１０ す、したがって ΔＶａＥ−１ｏ （Ｒ十ｒｏ）−１’ ６ （Ｒ＋
ｒｏ）ΔＶａＥ−（Ｒ＋ｒＯ）ΔＩ。
トによる電圧はΔＶａＥよって示されて第３図では電圧
源Ｕによってシミュレートされている。前記非対称が原
因で、ダイオードの電流！０および１１０は等しくない
。ネットワークの平高等式は以下のとおりである； １’ ０ ＊Ｒ＋Ｉ’ ｏｒ（、＋ΔＶａＥ＝Ｉｏ ＠
Ｒ＋ｒ０１０ す、したがって ΔＶａＥ−１ｏ （Ｒ十ｒｏ）−１’ ６ （Ｒ＋
ｒｏ）ΔＶａＥ−（Ｒ＋ｒＯ）ΔＩ。
ｅｏｎΔ１．ｍｌｏ −１’ 。
したがって
電流１０および１ｚｏのパーセント不整合は以下と等し
い したがって前記パーセント不整合の減少ファクタは以下
と等しい； Ｒ／ｒＯの割合が高ければ、非対称に加熱されたブラン
チの温度差分は等しくなる傾向があり、ΔｖＢεは０に
なりがちである。したがって各セルのベース電流は等し
くなる傾向がある。
い したがって前記パーセント不整合の減少ファクタは以下
と等しい； Ｒ／ｒＯの割合が高ければ、非対称に加熱されたブラン
チの温度差分は等しくなる傾向があり、ΔｖＢεは０に
なりがちである。したがって各セルのベース電流は等し
くなる傾向がある。
前述の米国特許出願で示された電流源手段が本発明の抵
抗器手段と置換されると、前記パワートランジスタのよ
り簡単でより高い集積化が達成できる。
抗器手段と置換されると、前記パワートランジスタのよ
り簡単でより高い集積化が達成できる。
第４図はＰＮＰ型シリコンウェーハの前記集積化の斜視
図である。各セルに含まれているＰＮＰ型カレントミラ
ーの集積化された構造のもっと詳細な図は第５図で示さ
れている。
図である。各セルに含まれているＰＮＰ型カレントミラ
ーの集積化された構造のもっと詳細な図は第５図で示さ
れている。
シリコンウェーハはＰ型サブストレート１およびＮ型エ
ピタキシャル層２を含み、Ｐ＋型領域３は前記エピタキ
シャル層２でエピタキシャルポケット２′を分離し、ウ
ェーハはさらにＮ型底部ウェル４および出力トランジス
タＴのコレクタを形成するＰ＋型埋込領域５を収容する
。
ピタキシャル層２を含み、Ｐ＋型領域３は前記エピタキ
シャル層２でエピタキシャルポケット２′を分離し、ウ
ェーハはさらにＮ型底部ウェル４および出力トランジス
タＴのコレクタを形成するＰ＋型埋込領域５を収容する
。
最上部のＮ型ウェル領域８はエピタキシャルポケット２
′の中で規定され、さらなるＰ型頭域９とトランジスタ
ＴのベースＢＶを収容する。
′の中で規定され、さらなるＰ型頭域９とトランジスタ
ＴのベースＢＶを収容する。
トランジスタＴは縦のＰＮＰ構造を有し、そこのベース
はＮウェル領域８に収容され、そのエミッタはさらなる
Ｐ型頭域９によって形成され、そのコレクタは前記Ｐ＋
型領域５によって形成される。
はＮウェル領域８に収容され、そのエミッタはさらなる
Ｐ型頭域９によって形成され、そのコレクタは前記Ｐ＋
型領域５によって形成される。
ダイオードＤを規定するトランジスタは垂直型ＰＮＰト
ランジスタに収容されている横型ＰＮＰトランジスタを
含む。ダイオードを規定するトランジスタのベースはＢ
Ｌによって示されており、第１のＰ型層１０がそのコレ
クタを形成し、第２のＰ型層７はそのエミッタを形成す
る。ダイオードＤを規定するトランジスタのベースＢＬ
はＮウェル領域８に規定される。素子の製造過程では、
シリコンウェーハの表面に注入された最上部Ｎウェル領
域８は前記半導体のバルクに拡散し、結果のドーピング
輪郭はガウス（Ｇａｕｓｓｉａｎ）であるので、ダイオ
ードＤを規定するトランジスタのベースＢＬのドーピン
グレベルは、トランジスタＴのベースＢＶのドーピング
レベルよりも結果的に高い。
ランジスタに収容されている横型ＰＮＰトランジスタを
含む。ダイオードを規定するトランジスタのベースはＢ
Ｌによって示されており、第１のＰ型層１０がそのコレ
クタを形成し、第２のＰ型層７はそのエミッタを形成す
る。ダイオードＤを規定するトランジスタのベースＢＬ
はＮウェル領域８に規定される。素子の製造過程では、
シリコンウェーハの表面に注入された最上部Ｎウェル領
域８は前記半導体のバルクに拡散し、結果のドーピング
輪郭はガウス（Ｇａｕｓｓｉａｎ）であるので、ダイオ
ードＤを規定するトランジスタのベースＢＬのドーピン
グレベルは、トランジスタＴのベースＢＶのドーピング
レベルよりも結果的に高い。
電荷ＱＢＬ（前記ベースＢＬに対応する）は電荷Ｑａｖ
（前記ベースＢＶに対応する）よりも結果的に大きい。
（前記ベースＢＶに対応する）よりも結果的に大きい。
ダイオードは高い注入状態の下で動作するので、ベース
がＢＬであるダイオードＤを形成する横型トランジスタ
の利得β、はベースがＢＶである縦型トランジスタＴの
利得βＶよりも高い。
がＢＬであるダイオードＤを形成する横型トランジスタ
の利得β、はベースがＢＶである縦型トランジスタＴの
利得βＶよりも高い。
上記に説明した配列はこの技術において知られているよ
うに、たとえばダイオードＤを形成する横型ＰＮＰ領域
の下のＰ＋型埋込領域５をあけるステップおよびＮ＋埋
込層を形成するステップに頼ることなく得られる。前記
Ｑａｖは領域ＢＶが領域ＢＬを形作る前に形作られるこ
とを可能とし、したがってシリコンウェーハのパワート
ランジスタの実現をさらに簡単にする。
うに、たとえばダイオードＤを形成する横型ＰＮＰ領域
の下のＰ＋型埋込領域５をあけるステップおよびＮ＋埋
込層を形成するステップに頼ることなく得られる。前記
Ｑａｖは領域ＢＶが領域ＢＬを形作る前に形作られるこ
とを可能とし、したがってシリコンウェーハのパワート
ランジスタの実現をさらに簡単にする。
前の記述から明らかなように、この発明は意図されてい
る狙いおよび目的を完全に達成する。
る狙いおよび目的を完全に達成する。
温度に依存するコレクタ電流のドリフトを制限する集積
化されたパワートランジスタ構造が実際に得られ、カレ
ントミラーを駆動させる抵抗器手段を使うことによって
、可能な直接二次ブレークダウンのリスクを低下させる
。
化されたパワートランジスタ構造が実際に得られ、カレ
ントミラーを駆動させる抵抗器手段を使うことによって
、可能な直接二次ブレークダウンのリスクを低下させる
。
さらに、ここで教示された構造の長所によって、前記パ
ワートランジスタに対してもっと高いベース・コレクタ
電圧を得ることが可能であり、従来のパワートランジス
タ構造に関して出力パワーを向上させる。
ワートランジスタに対してもっと高いベース・コレクタ
電圧を得ることが可能であり、従来のパワートランジス
タ構造に関して出力パワーを向上させる。
最後に、この発明に従ったパワートランジスタの製造は
簡単であり、前記トランジスタは比較できる既知のパワ
ートランジスタよりも比較的低いコストを有し、簡単な
構造的配列を有し、電子産業において従来である処理ス
テップで製造することができる。
簡単であり、前記トランジスタは比較できる既知のパワ
ートランジスタよりも比較的低いコストを有し、簡単な
構造的配列を有し、電子産業において従来である処理ス
テップで製造することができる。
このように着想されたこの発明は多数の修正および変更
が可能であり、これらはすべてこの発明の概念の範囲内
にある。特に、抵抗器手段は集積化回路に対して集積化
されるまたは外部的どちらであってもよく、カレントミ
ラーのダイオードも適当なＰＮ接合を与えることができ
る従来のいかなる手段によっても形成することができる
。
が可能であり、これらはすべてこの発明の概念の範囲内
にある。特に、抵抗器手段は集積化回路に対して集積化
されるまたは外部的どちらであってもよく、カレントミ
ラーのダイオードも適当なＰＮ接合を与えることができ
る従来のいかなる手段によっても形成することができる
。
この詳細は当然能の技術的に等価なエレメントによって
置換することができる。
置換することができる。
特許請求の範囲において述べられている技術的特徴は参
照符号が後に続いているが、これらの参照符号は特許請
求の範囲の明瞭さを増すためにのみ含まれており、した
がってこのような参照符号は一例としてこのような参照
符号によって識別されているそれぞれのエレメントの範
囲に対して制限するいかなる効果も有しない。
照符号が後に続いているが、これらの参照符号は特許請
求の範囲の明瞭さを増すためにのみ含まれており、した
がってこのような参照符号は一例としてこのような参照
符号によって識別されているそれぞれのエレメントの範
囲に対して制限するいかなる効果も有しない。
第１図は本発明にしたがったＰＮＰパワートランジスタ
の実施例の回路図である。 第２図はＮＰＮパワートランジスタのさらなる実施例の
回路図である。 第３図は第１図で示されているものと等価である回路図
であり、温度ドリフト電圧が電圧源ΔＶＢＥで表わされ
ている。 第４図はシリコンウェーハの断面斜視図であり、第１図
で示されているようなＰＮＰ型セルを実現している。 第５図は第４図に関して垂直面でとられた第１図のＰＮ
Ｐカレントミラーセルを実現しているシリコンウェーハ
の断面図である。 図においてＤはダイオード、Ｔは出力トランジスタ、Ｒ
は抵抗器、Ｂは共通のベース端子、Ｃは共通のコレクタ
端子、Ｅは共通のエミッタ端子、１はＰ型サブストレー
ト、２はＮ型エピタキシャル層、３はＰ生型領域、２′
はエピタキシャルポケット、４はボトムウェル、５はＰ
中型埋込領域、７は第２のＰ型層、８はＮウェル領域、
９はＰ壁領域、１０は第１のＰ型層である。 特許出願人 エツセ・ジ・エッセ・トムソン・ミクロ
エレクトロニクス・エッセ Ｆｔ’３． ′Ｌ Ｆ’３．３
の実施例の回路図である。 第２図はＮＰＮパワートランジスタのさらなる実施例の
回路図である。 第３図は第１図で示されているものと等価である回路図
であり、温度ドリフト電圧が電圧源ΔＶＢＥで表わされ
ている。 第４図はシリコンウェーハの断面斜視図であり、第１図
で示されているようなＰＮＰ型セルを実現している。 第５図は第４図に関して垂直面でとられた第１図のＰＮ
Ｐカレントミラーセルを実現しているシリコンウェーハ
の断面図である。 図においてＤはダイオード、Ｔは出力トランジスタ、Ｒ
は抵抗器、Ｂは共通のベース端子、Ｃは共通のコレクタ
端子、Ｅは共通のエミッタ端子、１はＰ型サブストレー
ト、２はＮ型エピタキシャル層、３はＰ生型領域、２′
はエピタキシャルポケット、４はボトムウェル、５はＰ
中型埋込領域、７は第２のＰ型層、８はＮウェル領域、
９はＰ壁領域、１０は第１のＰ型層である。 特許出願人 エツセ・ジ・エッセ・トムソン・ミクロ
エレクトロニクス・エッセ Ｆｔ’３． ′Ｌ Ｆ’３．３
Claims (7)
- （１）共通のエミッタ端子（Ｅ、Ｅ′）を規定するよう
にエミッタ領域が互いに接続され、共通のコレクタ端子
（Ｃ、Ｃ′）を規定するようにコレクタ領域が互いに接
続され、同じ複数個のダイオード手段（Ｄ、Ｄ′）がそ
れぞれのトランジスタ手段に接続されている複数個のト
ランジスタ手段（Ｔ、Ｔ′）を含み、各前記トランジス
タ手段でカレントミラー回路を形成する集積化パワート
ランジスタであって、 各前記トランジスタ手段（Ｔ、Ｔ′）のベース領域が対
応する抵抗器（Ｒ、Ｒ′）の第１の端子に接続され、前
記対応する抵抗器の第２の端子が共通のベース端子（Ｂ
、Ｂ′）を規定するように互いに接続されていることを
特徴とする、集積化パワートランジスタ。 - （２）前記トランジスタ手段（Ｔ′）の各々がＮＰＮ型
であり、各前記ダイオード手段（Ｄ′）のアノードが対
応するトランジスタ手段のベースに接続され、そのカソ
ードは対応するトランジスタ手段のエミッタに接続され
ることを特徴とする、請求項１に記載の集積化パワート
ランジスタ。 - （３）前記トランジスタ手段（Ｔ）の各々がＰＮＰ型で
あり、各前記ダイオード手段（Ｄ）のカソードが対応す
るトランジスタ手段のベースに接続され、そのアノード
は対応するトランジスタ手段のエミッタと接続されて、
前記トランジスタの各々でカレントミラー回路を形成す
ることを特徴とする、請求項１に記載の集積化パワート
ランジスタ。 - （４）前記ダイオード手段（Ｄ′）がＮＰＮトランジス
タで形成され、そのベースおよびコレクタは短絡されて
いることを特徴とする、請求項２に記載の集積化パワー
トランジスタ。 - （５）前記ダイオード手段（Ｄ）はＰＮＰトランジスタ
で形成され、そのベースおよびコレクタは短絡されてお
り、前記ダイオード手段および前記トランジスタ手段は
Ｎウェル領域（８）に共通のベースが実現されているこ
とを特徴とする、請求項３に記載の集積化パワートラン
ジスタ。 - （６）前記共通ベースの結果のドーピング輪郭はガウス
であり、前記ダイオード（Ｄ）を形成するＰＮＰトラン
ジスタのベース（ＢＬ）のドーピングレベルが前記ＰＮ
Ｐトランジスタ（Ｔ）のベース（ＢＶ）のドーピングレ
ベルよりも高いことを特徴とする、請求項５に記載の集
積化パワートランジスタ。 - （７）前記カレントミラーの各々がＮＰＮまたはＰＮＰ
バイポーラ技術に従って設けられ、単一のドライブが前
記カレントミラー回路のために設けられ、前記ドライブ
が前記パワートランジスタの抵抗器手段（Ｒ）を含むこ
とを特徴とする、請求項１に記載の集積化パワートラン
ジスタ。
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