JPH0199173A - 計算機援用設計装置 - Google Patents
計算機援用設計装置Info
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- JPH0199173A JPH0199173A JP62257624A JP25762487A JPH0199173A JP H0199173 A JPH0199173 A JP H0199173A JP 62257624 A JP62257624 A JP 62257624A JP 25762487 A JP25762487 A JP 25762487A JP H0199173 A JPH0199173 A JP H0199173A
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- wide
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- wide area
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- 238000011960 computer-aided design Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 241001422033 Thestylus Species 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
広面積パターンを生成する計算機援用設計装置（以下Ｃ
ＡＤと称す）に関し、 広面積パターンを生成するのに手間が少な（てすむＣＡ
Ｄの提供を目的とし、 広面積パターンに接続する接続部分及び非接続部分及び
非接続部分の広面積パターンとの最小間隙幅を第１のメ
モリに記憶しているＣＡＤにおいて、 所望の広面積パターンを囲む矩形座標を入力すると、非
接続部分を所定の最小間隙幅だけ大きくし、この部分の
パターンを削除し、残った囲まれたパターンにて該接続
部分と交差しないパターンも削除するパターン作成手段
を、第２のメモリに格納した構成とする。
ＡＤと称す）に関し、 広面積パターンを生成するのに手間が少な（てすむＣＡ
Ｄの提供を目的とし、 広面積パターンに接続する接続部分及び非接続部分及び
非接続部分の広面積パターンとの最小間隙幅を第１のメ
モリに記憶しているＣＡＤにおいて、 所望の広面積パターンを囲む矩形座標を入力すると、非
接続部分を所定の最小間隙幅だけ大きくし、この部分の
パターンを削除し、残った囲まれたパターンにて該接続
部分と交差しないパターンも削除するパターン作成手段
を、第２のメモリに格納した構成とする。
本発明は、プリント板、バイブリドＩＣ等の広面積パタ
ーンを生成するＣＡＤの改良に関する。
ーンを生成するＣＡＤの改良に関する。
１例のＣＡＤを示すと第５図に示す如くで、プロセッサ
４“２表示装置５．タブレット６、スタイラスペン７、
処理プログラムを格納しているＲ０Ｍ２． 自動作図
機９．主メモリ８．ディスクメモリ１を持ち、広面積パ
ターンに接続する接続部分及び非接続部分及び第４図（
Ａ）に示す如き非接続部分の広面積パターンとの最小間
隙幅はディスクメモリ１に記憶しており、例えば、接続
部分及び非接続部分を表示装置５に表示させると第５図
に示す如くなる。
４“２表示装置５．タブレット６、スタイラスペン７、
処理プログラムを格納しているＲ０Ｍ２． 自動作図
機９．主メモリ８．ディスクメモリ１を持ち、広面積パ
ターンに接続する接続部分及び非接続部分及び第４図（
Ａ）に示す如き非接続部分の広面積パターンとの最小間
隙幅はディスクメモリ１に記憶しており、例えば、接続
部分及び非接続部分を表示装置５に表示させると第５図
に示す如くなる。
又この表示装置５に種々のパターンを表示させるには、
スタイラスペン７にてタブレット６上を指示することに
より行うことが出来る。
スタイラスペン７にてタブレット６上を指示することに
より行うことが出来る。
このようにして表示装置５上に表示された内容は自動作
図機９に出図出来るようになっている。
図機９に出図出来るようになっている。
プリント板、バイブリドＩＣ等で広面積パターンを用い
るのは電圧降下を少なくする為の場合とか、ノイズ発生
防止の為に回路を構成する信号線部分以外を一面にアー
スとする為等の場合等があるが、ＣＡＤにて広面積パタ
ーンを生成するのに手間を少なく出来ることが望ましい
。
るのは電圧降下を少なくする為の場合とか、ノイズ発生
防止の為に回路を構成する信号線部分以外を一面にアー
スとする為等の場合等があるが、ＣＡＤにて広面積パタ
ーンを生成するのに手間を少なく出来ることが望ましい
。
第６図は従来例の広面積パターン生成方法説明図である
。
。
例えば、第６図に示す如き、非接続ライン１１があり、
接続ライン１０に接続される広面積パターン１２を表示
装置５上に生成するのには、まず接続ライン１０．非接
続ライン１１をディスクメモリ１より読み出し表示装置
５上に表示させ、非接続ライン１１と広面積パターン１
２との間は最小間隙幅Δｘ１を保よう、広面積パターン
１２の周囲の座標ａｌ、ａ２．ａ３．ａ４．ａ５．ａ６
をタブレット６上にスタイラスペン７を用いて指示する
ことにより行う。
接続ライン１０に接続される広面積パターン１２を表示
装置５上に生成するのには、まず接続ライン１０．非接
続ライン１１をディスクメモリ１より読み出し表示装置
５上に表示させ、非接続ライン１１と広面積パターン１
２との間は最小間隙幅Δｘ１を保よう、広面積パターン
１２の周囲の座標ａｌ、ａ２．ａ３．ａ４．ａ５．ａ６
をタブレット６上にスタイラスペン７を用いて指示する
ことにより行う。
しかしながら、従来のＣＡＤでは、広面積パターンを生
成するのに、非接続部分との最小間隙幅を保ち且つ周囲
の全座標を指示しなければならなく手間がかかる問題点
がある。
成するのに、非接続部分との最小間隙幅を保ち且つ周囲
の全座標を指示しなければならなく手間がかかる問題点
がある。
本発明は、広面積パターンを生成するのに手間が少なく
てすむＣＡＤの提供を目的としている。
てすむＣＡＤの提供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、広面積パターンに接続する接続部分
及び非接続部分及び非接続部分の広面積パターンとの最
小間隙幅を第１のメモリ１に記憶している計算機援用設
計装置において、所望の広面積パターンを囲む矩形座標
を入力すると、非接続部分を所定の最小間隙幅だけ大き
くし、この部分のパターンを削除し、残った囲まれたパ
ターンにて該接続部分と交差しないパターンも削除する
パターン作成手段３を、第２のメモリ２に格納した構成
とする。
及び非接続部分及び非接続部分の広面積パターンとの最
小間隙幅を第１のメモリ１に記憶している計算機援用設
計装置において、所望の広面積パターンを囲む矩形座標
を入力すると、非接続部分を所定の最小間隙幅だけ大き
くし、この部分のパターンを削除し、残った囲まれたパ
ターンにて該接続部分と交差しないパターンも削除する
パターン作成手段３を、第２のメモリ２に格納した構成
とする。
本発明によれば、広面積パターンを生成するのには、所
望の広面積パターンを囲む矩形座標を入力すると、パタ
ーン作成手段３にて、自動的に、非接続部分を所定の最
小間隙幅だけ大きくし、この部分のパターンを削除し、
残った囲まれたパターンにて該接続部分と交差しないパ
ターンも削除するので、所望の広面積パターンが生成出
来る。
望の広面積パターンを囲む矩形座標を入力すると、パタ
ーン作成手段３にて、自動的に、非接続部分を所定の最
小間隙幅だけ大きくし、この部分のパターンを削除し、
残った囲まれたパターンにて該接続部分と交差しないパ
ターンも削除するので、所望の広面積パターンが生成出
来る。
従って、非常に手間が少なくて広面積パターンを生成出
来る。
来る。
第２図は本発明の実施例のパターン作成プログラムのフ
ローチャート、第３図は、第２図のプログラムにて１例
の広面積パターンを生成する場合の要旨説明図、第４図
は、第２図のプログラムにて１例の広面積パターンを生
成する場合の説明図である。
ローチャート、第３図は、第２図のプログラムにて１例
の広面積パターンを生成する場合の要旨説明図、第４図
は、第２図のプログラムにて１例の広面積パターンを生
成する場合の説明図である。
以下、第２図に示すプログラムは第５図のＲＯＭ２に既
に格納されており、プロセッサ４はこれを読み出しプロ
グラムの内容を実行するものとする。
に格納されており、プロセッサ４はこれを読み出しプロ
グラムの内容を実行するものとする。
又１例の広面積パターンは第６図で説明した内容と同じ
ものとし、接続ライン１０．非接続ライン１１は既に表
示装置５上に表示されているものとして、まず第３図を
用いて要旨を説明する。
ものとし、接続ライン１０．非接続ライン１１は既に表
示装置５上に表示されているものとして、まず第３図を
用いて要旨を説明する。
第３図（Ａ）に示す如（、第６図に示す広面積パターン
１２を囲む矩形１３の座標ｄｌ、ｄ２゜ｄ３．ｄ４を入
力表示させる（実際はｄｉ、ｄ３を入力するとこの矩形
が表示される）。
１２を囲む矩形１３の座標ｄｌ、ｄ２゜ｄ３．ｄ４を入
力表示させる（実際はｄｉ、ｄ３を入力するとこの矩形
が表示される）。
すると、（Ｂ）に示す如く、非接続ライン１１を最小間
隙幅大きくしたパターンｅｌ、ｅ２．ｅ３、ｅ４．ｅ５
．ｅ６を作成し、この部分を削除する。
隙幅大きくしたパターンｅｌ、ｅ２．ｅ３、ｅ４．ｅ５
．ｅ６を作成し、この部分を削除する。
すると、囲まれた部分ｄｌ、ｆｌ、ｅ２．ｆ４゜ｄ３．
ｄ４．ｄｌ及びｆ２．ｄ２．ｆ３．ｅ５゜ｆ２が残る。
ｄ４．ｄｌ及びｆ２．ｄ２．ｆ３．ｅ５゜ｆ２が残る。
この残った部分で接続ライン１０と交差しない部分Ｄ
２．ｄ ２．ｆ ３．ｅ ５．ｆ ２）を削除する。
２．ｄ ２．ｆ ３．ｅ ５．ｆ ２）を削除する。
すると、（Ｃ）に示す如き所望の広面積パターン１２が
得られる。
得られる。
即ち、広面積パターンを囲んだ矩形座標を入力するだけ
の少ない手間で、所望の広面積パターンが生成される。
の少ない手間で、所望の広面積パターンが生成される。
次に、第２図に従って説明する。
ステップ１にて、第４図（Ａ）に示す如き広面積パター
ンと非接続部分との最小間隙幅のテーブル１を第５図に
示す主メモリ８にロードする。
ンと非接続部分との最小間隙幅のテーブル１を第５図に
示す主メモリ８にロードする。
次にステップ２にて、入力された反時計方向の矩形の座
標データｄｉ、ｄ２．ｄ３．’ｄ４より、第４図（Ｃ）
に示す如き矩形の座標テーブル２を作成し主メモリ８に
記憶する。
標データｄｉ、ｄ２．ｄ３．’ｄ４より、第４図（Ｃ）
に示す如き矩形の座標テーブル２を作成し主メモリ８に
記憶する。
次にステップ３にて、矩形と交差するパターンを探す。
この場合は第４図（Ｂ）に示す如く接続ライン１０と非
接続ライン１１である。
接続ライン１１である。
次にステップ４にて、非接続ライン１１を最小間隙幅大
きくしたパターンの座標データｅ、ｌ、ｅ２、ｅ３．ｅ
４．ｅ５．ｅ６より、第４図（Ｄ）に示す如き座標テー
ブル３を作成し主メモリ８に記憶する。
きくしたパターンの座標データｅ、ｌ、ｅ２、ｅ３．ｅ
４．ｅ５．ｅ６より、第４図（Ｄ）に示す如き座標テー
ブル３を作成し主メモリ８に記憶する。
次にステップ５にて、座標テーブル２のパターンと座標
テーブル３のパターンの交点座標この場合はｆｌ、ｆ２
．［３，ｆ４を求め、第４図（Ｅ）に示す如き交点の座
標テーブル４を作成し主メモリ８に記憶する。
テーブル３のパターンの交点座標この場合はｆｌ、ｆ２
．［３，ｆ４を求め、第４図（Ｅ）に示す如き交点の座
標テーブル４を作成し主メモリ８に記憶する。
次にステップ６にて、座標テーブル２と座標テーブル４
を用い、矩形を、交点の座標を含む座標列で表現するリ
ンクを作成する。この場合は、第４図（Ｆ）に示す如き
ｄｉ、［１，ｆ２．ｄ２゜ｆ３．ｆ４．ｄ３．ｄ４．ｄ
ｉのリンクを作成し主メモリ８に記憶する。
を用い、矩形を、交点の座標を含む座標列で表現するリ
ンクを作成する。この場合は、第４図（Ｆ）に示す如き
ｄｉ、［１，ｆ２．ｄ２゜ｆ３．ｆ４．ｄ３．ｄ４．ｄ
ｉのリンクを作成し主メモリ８に記憶する。
次にステップ７にて、座標テーブル３と座標テーブル４
を用い、大きくしたパターンを交点の座標を含む座標列
で表現するリンクを作成する。この場合は、第４図（Ｇ
）に示す如きｅ、ｌ、ｆｌ。
を用い、大きくしたパターンを交点の座標を含む座標列
で表現するリンクを作成する。この場合は、第４図（Ｇ
）に示す如きｅ、ｌ、ｆｌ。
ｅ２． ｆ４． ｆ３．ｅ５． ｆ２．ｅ６．ｅ
ｌのリンクを作成し主メモリ８に記憶する。
ｌのリンクを作成し主メモリ８に記憶する。
次にステップ８にて、座標テーブル４の最初の交点（表
示面では左下になる）、この場合はｒｌを始点とする。
示面では左下になる）、この場合はｒｌを始点とする。
次にステップ９にて、大きくしたパターンのもう一方の
端点（１つ前の座標）この場合はｅｌが矩形内に含まれ
ているかをチエツクする。この場合は含まれていないの
で、ステップ１０を経てステップ１１に敗り、主メモリ
８に記憶している、先に作成した第４図（Ｆ） （Ｇ
）に示すリンクを、座標テーブル３から始点迄順次たど
り座標列を作成する。この場合は第４図（Ｈ）に示す如
きｒｌ。
端点（１つ前の座標）この場合はｅｌが矩形内に含まれ
ているかをチエツクする。この場合は含まれていないの
で、ステップ１０を経てステップ１１に敗り、主メモリ
８に記憶している、先に作成した第４図（Ｆ） （Ｇ
）に示すリンクを、座標テーブル３から始点迄順次たど
り座標列を作成する。この場合は第４図（Ｈ）に示す如
きｒｌ。
ｅ２．ｆ４．ｄ３．ｄ４．ｄｌ、ｆ １となる。
次にステップ１３に進み、作った座標列のパターンが接
続ライン１０と交差するか調べる。この場合は交差する
ので、ステップ１４を経てステップ１５に敗り、広面積
パターンとして登録する。
続ライン１０と交差するか調べる。この場合は交差する
ので、ステップ１４を経てステップ１５に敗り、広面積
パターンとして登録する。
次にステップ１７にて、座標テーブル４内に未処理の交
点があるかを調べる。この場合はｆ２゜ｆ３．ｆ４があ
るので、ステップ１８を経てステップ１９に進み、まず
ｆ２を始点としてステップ９に帰る。
点があるかを調べる。この場合はｆ２゜ｆ３．ｆ４があ
るので、ステップ１８を経てステップ１９に進み、まず
ｆ２を始点としてステップ９に帰る。
この場合は、大きくしたパターンのもう一方の端点（１
つ前の座標）この場合はｅ５が矩形内に含まれているの
で、ステップ１０を経てステップ１２に敗り、主メモリ
８に記憶している、先に作成した第４図（Ｆ）（Ｇ）に
示すリンクを、座標テーブル２から始点迄順次たどり座
標列を作成する。この場合は第４図（Ｉ）に示す如きｆ
２．ｄ２．ｆ３．ｅ５．ｆ２となる。
つ前の座標）この場合はｅ５が矩形内に含まれているの
で、ステップ１０を経てステップ１２に敗り、主メモリ
８に記憶している、先に作成した第４図（Ｆ）（Ｇ）に
示すリンクを、座標テーブル２から始点迄順次たどり座
標列を作成する。この場合は第４図（Ｉ）に示す如きｆ
２．ｄ２．ｆ３．ｅ５．ｆ２となる。
次にステップ１３に進み、このパターンは接続ライン１
０と交差していないので、ステップ１４を経てステップ
１６に進み削除する。
０と交差していないので、ステップ１４を経てステップ
１６に進み削除する。
次は上記と同様にして、ステップ１９にてｆ３を始点と
し、ステップ９に帰り、大きくしたパターンのもう一方
の端点ｅ４が矩形内に含まれていないので、ステップ１
１に敗り、主メモリ８に記憶している、先に作成した第
４図（Ｆ）（Ｇ）に示すリンクを、座標テーブル３から
始点迄順次たどり座標列を作成するシこの場合は第４図
（Ｊ）に示す如きｆ３．ｅ５． ｆ２．ｅ６．ｅｌ、
ｆｌ。
し、ステップ９に帰り、大きくしたパターンのもう一方
の端点ｅ４が矩形内に含まれていないので、ステップ１
１に敗り、主メモリ８に記憶している、先に作成した第
４図（Ｆ）（Ｇ）に示すリンクを、座標テーブル３から
始点迄順次たどり座標列を作成するシこの場合は第４図
（Ｊ）に示す如きｆ３．ｅ５． ｆ２．ｅ６．ｅｌ、
ｆｌ。
ｅ２．ｆ４．ｅ３．ｅ４．ｆ３となる。
この場合は接続ライン１０と交差しないので、ステップ
１３．１４を経てステップ１６に敗り削除する。
１３．１４を経てステップ１６に敗り削除する。
次はステップ１９にてｆ４を始点としてステップ９に帰
る。この場合は、大きくしたもう一方の端点（１つ前の
座標）この場合はｅ２が矩形内に含まれているのでステ
ップ１０を経てステップ１２に敗り、主メモリ８に記憶
している、先に作成した第４図（Ｆ）（Ｇ）に示すリン
クを、座標テーブル２から始点迄順次たどり座標列を作
成する。
る。この場合は、大きくしたもう一方の端点（１つ前の
座標）この場合はｅ２が矩形内に含まれているのでステ
ップ１０を経てステップ１２に敗り、主メモリ８に記憶
している、先に作成した第４図（Ｆ）（Ｇ）に示すリン
クを、座標テーブル２から始点迄順次たどり座標列を作
成する。
この場合は第４図（Ｋ）に示す如きｆ４．ｄ３゜ｄ４．
ｄｌ、［１，ｅ２．ｆ４となる。
ｄｌ、［１，ｅ２．ｆ４となる。
これは（Ｈ）に示すものと同一であり既に広面積パター
ンとして登録しであるので、その侭とする。
ンとして登録しであるので、その侭とする。
このように、広面積パターンを囲む矩形の座標を入力す
るだけで自動的に広面積パターンが生成されるので、手
間を非常省くことが出来る。
るだけで自動的に広面積パターンが生成されるので、手
間を非常省くことが出来る。
以上詳細に説明せる如く本発明によれば、広面積パター
ンを生成するのに非常に手間を省ける効果がある。
ンを生成するのに非常に手間を省ける効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のパターン作成プログラムのフ
ローチャート、 第３図は、第２図のプログラムにて１例の広面積パター
ンを生成する場合の要旨説明図、第４図は、第２図のプ
ログラムにて１例の広面積パターンを生成する場合の説
明図、 第５図は１例の計算機援用設計装置のブロック図、第６
図は従来例の広面積パターン生成方法説明図である。 図において、 １はメモリ、ディスクメモリ、 ２はメモリ、ＲＯＭ。 ３はパターン作成手段、 ４はプロセッサ、 ５は表示装置、 ６はタブレット、 ７はスタイラスペン、 ８は主メモリ、 ９は自動作図機、 １０は接続ライン、 １１は非接続ライン、 １２は広面積パターン、 １３は広面積パターンを囲む矩形を示す。 本発明の実施例のパターン作成プログラムのフローチャ
ート（その１）第２図 本発明の実施例のパターン作成プログラムのフローチャ
ート（その２）第２図
ローチャート、 第３図は、第２図のプログラムにて１例の広面積パター
ンを生成する場合の要旨説明図、第４図は、第２図のプ
ログラムにて１例の広面積パターンを生成する場合の説
明図、 第５図は１例の計算機援用設計装置のブロック図、第６
図は従来例の広面積パターン生成方法説明図である。 図において、 １はメモリ、ディスクメモリ、 ２はメモリ、ＲＯＭ。 ３はパターン作成手段、 ４はプロセッサ、 ５は表示装置、 ６はタブレット、 ７はスタイラスペン、 ８は主メモリ、 ９は自動作図機、 １０は接続ライン、 １１は非接続ライン、 １２は広面積パターン、 １３は広面積パターンを囲む矩形を示す。 本発明の実施例のパターン作成プログラムのフローチャ
ート（その１）第２図 本発明の実施例のパターン作成プログラムのフローチャ
ート（その２）第２図
Claims (1)
- 【特許請求の範囲】 広面積パターンに接続する接続部分及び非接続部分及び
非接続部分の広面積パターンとの最小間隙幅を第１のメ
モリ（１）に記憶している計算機援用設計装置において
、 所望の広面積パターンを囲む矩形座標を入力すると、非
接続部分を所定の最小間隙幅だけ大きくし、この部分の
パターンを削除し、残った囲まれたパターンにて該接続
部分と交差しないパターンも削除するパターン作成手段
（３）を、第２のメモリ（２）に格納したことを特徴と
する計算機援用設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257624A JPH0199173A (ja) | 1987-10-13 | 1987-10-13 | 計算機援用設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257624A JPH0199173A (ja) | 1987-10-13 | 1987-10-13 | 計算機援用設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199173A true JPH0199173A (ja) | 1989-04-18 |
Family
ID=17308838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257624A Pending JPH0199173A (ja) | 1987-10-13 | 1987-10-13 | 計算機援用設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199173A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256975A (en) * | 1992-06-01 | 1993-10-26 | Digital Equipment Corporation | Manually-operated continuity/shorts test probe for bare interconnection packages |
| US5749049A (en) * | 1991-11-01 | 1998-05-05 | Worp; Nicholas Jacob | Method and apparatus for measuring the inherent capacitance of a circuit supporting substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193695A (ja) * | 1984-10-15 | 1986-05-12 | 富士通株式会社 | 格子状配線パタ−ン作成方法 |
-
1987
- 1987-10-13 JP JP62257624A patent/JPH0199173A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193695A (ja) * | 1984-10-15 | 1986-05-12 | 富士通株式会社 | 格子状配線パタ−ン作成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5749049A (en) * | 1991-11-01 | 1998-05-05 | Worp; Nicholas Jacob | Method and apparatus for measuring the inherent capacitance of a circuit supporting substrate |
| US5256975A (en) * | 1992-06-01 | 1993-10-26 | Digital Equipment Corporation | Manually-operated continuity/shorts test probe for bare interconnection packages |
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