JPH0198245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0198245A JPH0198245A JP25460187A JP25460187A JPH0198245A JP H0198245 A JPH0198245 A JP H0198245A JP 25460187 A JP25460187 A JP 25460187A JP 25460187 A JP25460187 A JP 25460187A JP H0198245 A JPH0198245 A JP H0198245A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に係り、特に多層配線
形成工程における層間絶縁膜形成方法に関するものであ
る。
形成工程における層間絶縁膜形成方法に関するものであ
る。
（従来の技術）
従来、半導体装置の多層配線形成工程において層間絶縁
膜としては、主にＣＶＤ法により形成されたＰＳＧ（リ
ンシリケートガラス）が使用されてきた。また、層間絶
縁膜の平担化方法としては、スピンオンガラスなどを使
用した塗布法またはエッチパック法などが採用されてい
る。
膜としては、主にＣＶＤ法により形成されたＰＳＧ（リ
ンシリケートガラス）が使用されてきた。また、層間絶
縁膜の平担化方法としては、スピンオンガラスなどを使
用した塗布法またはエッチパック法などが採用されてい
る。
第３図は、ＣＶＤ法によるＰＳＧを層間絶縁膜として使
用し、かつ平担化法としてエッチパックグロセスを用い
た従来の多層配線形成法を示す工程断面図である。
用し、かつ平担化法としてエッチパックグロセスを用い
た従来の多層配線形成法を示す工程断面図である。
まず第３図（ａ）に示すように、シリコン基板１上に熱
酸化膜などの絶縁膜２を形成し、その上にポリシリコン
、高融点メタル、アルミなどからなる第１層配線３を厚
さ０．６μｍで選択的に形成する。
酸化膜などの絶縁膜２を形成し、その上にポリシリコン
、高融点メタル、アルミなどからなる第１層配線３を厚
さ０．６μｍで選択的に形成する。
次に第３図（ｂ）に示すごとく、常圧ＣＶＤまたは減圧
ＣＶＤなどのＣＶＤ法により３００〜５００℃の比較的
低温でシラン・ホスフィン・酸素の反応によりｐ、 ｏ
、濃度８〜１６ｗｔ％のＰＳＧ膜４を全面に形成する。
ＣＶＤなどのＣＶＤ法により３００〜５００℃の比較的
低温でシラン・ホスフィン・酸素の反応によりｐ、 ｏ
、濃度８〜１６ｗｔ％のＰＳＧ膜４を全面に形成する。
この時、ＰＳＧ膜４は、第１層配線３間の段差領域５で
は薄くしか形成されないが、それでもＰＳＧ膜４の膜厚
は、第１層配線３の厚さ０．６μｍ以上である必要があ
る。そして、この段差領域５でのＰＳＧ膜４の膜厚を０
．６μｍ以上とすると、第１層配線３上のＰＳＧ膜４の
膜厚（成長膜厚）は１．５μｍ以上必要となる。
は薄くしか形成されないが、それでもＰＳＧ膜４の膜厚
は、第１層配線３の厚さ０．６μｍ以上である必要があ
る。そして、この段差領域５でのＰＳＧ膜４の膜厚を０
．６μｍ以上とすると、第１層配線３上のＰＳＧ膜４の
膜厚（成長膜厚）は１．５μｍ以上必要となる。
次に％ＰＳＧ膜４上の全面に、第３図（ｃ）に示す工う
に、レジストまたはポリイミドなどの塗布膜６を表面が
平担になる程度の膜厚で塗布する。
に、レジストまたはポリイミドなどの塗布膜６を表面が
平担になる程度の膜厚で塗布する。
その後、ＰＳＧ膜４とレジストなどの塗布膜６とで同じ
エツチングレートとなるドライエツチング条件で全面エ
ツチングを行い、第３図（ｄ）に示すようにレジストな
どの塗布膜６をすべて除去し、平担なＰＳＧ模４表面ｔ
−得る。
エツチングレートとなるドライエツチング条件で全面エ
ツチングを行い、第３図（ｄ）に示すようにレジストな
どの塗布膜６をすべて除去し、平担なＰＳＧ模４表面ｔ
−得る。
その後、第１層配線３と第２層配線の電気的耐圧を向上
させるために第３図（ｅ）に示すように第２の層間絶縁
膜７をＣＶＤ法によるＢＳＧ膜で厚さ１０００〜３００
０大前記ＰＳＧ膜４上に形成し、さらに配線層間の接続
をとるためのフンタクトホールに必要により開けた後、
第２の層間絶縁膜７上にＡ／などで第２層配線８を形成
する。
させるために第３図（ｅ）に示すように第２の層間絶縁
膜７をＣＶＤ法によるＢＳＧ膜で厚さ１０００〜３００
０大前記ＰＳＧ膜４上に形成し、さらに配線層間の接続
をとるためのフンタクトホールに必要により開けた後、
第２の層間絶縁膜７上にＡ／などで第２層配線８を形成
する。
（発明が解決しようとする問題点）
しかしながら、上記の方法のように層間絶縁膜としてＣ
ＶＤ法で形成されるＰＳＧ膜全膜用使用と、該ＢＳＧ膜
のステッグカバレーノが悪いことに起因して以下の問題
が生じた。
ＶＤ法で形成されるＰＳＧ膜全膜用使用と、該ＢＳＧ膜
のステッグカバレーノが悪いことに起因して以下の問題
が生じた。
（１） 第１層配線間隔が例えば１．５μｍ以下と侠
くなると、その部分に膜が成長しにくくなり、第４図円
内で示すようにその部分のＰＳＧ膜４の厚さを第１層配
線３の厚さより厚くすることが困難になる。
くなると、その部分に膜が成長しにくくなり、第４図円
内で示すようにその部分のＰＳＧ膜４の厚さを第１層配
線３の厚さより厚くすることが困難になる。
（２）第１層配線間隔が例えば１．０μｍ以下と狭くな
ると、第５図（ａ）に示すように第１層配線３のエツジ
でＰＳＧ膜４のオーバハングが顕著となり、配線３間で
そのオーバハング同士がくっつき、中に囁ス９Ｎを残し
てしまい、エッチパック法では同図（ｂ）に示すように
平担なＰＳＧ膜４膜面表面られなくなる。
ると、第５図（ａ）に示すように第１層配線３のエツジ
でＰＳＧ膜４のオーバハングが顕著となり、配線３間で
そのオーバハング同士がくっつき、中に囁ス９Ｎを残し
てしまい、エッチパック法では同図（ｂ）に示すように
平担なＰＳＧ膜４膜面表面られなくなる。
この発明は、以上述べた下層配線間隔の縮小化ニドもな
い発生するＢＳＧ膜のステッグカパレーソの悪さに起因
する問題点を除去し、容易に層間Ｐ！縁膜の表面平担化
が可能な半導体装置の製造方法を提供すること全目的と
する。
い発生するＢＳＧ膜のステッグカパレーソの悪さに起因
する問題点を除去し、容易に層間Ｐ！縁膜の表面平担化
が可能な半導体装置の製造方法を提供すること全目的と
する。
（問題点を解決するための手段）
この発明は、下層配線上に層間絶縁膜を形成し、その上
に上層配線を形成するようにした半導体装置の多層配線
の形成工程において、層間絶縁膜として％ ’ロン濃度
が１〜８ｗｔ％のポロンシリケートガラス膜（ＢＳＧ膜
）を形成するものである。
に上層配線を形成するようにした半導体装置の多層配線
の形成工程において、層間絶縁膜として％ ’ロン濃度
が１〜８ｗｔ％のポロンシリケートガラス膜（ＢＳＧ膜
）を形成するものである。
（作用）
第６図は、配線間隔Ｓに対する配線上部と配線下部での
層間絶縁膜膜厚比′Ｉ／Ｔを、ＢＳＧ膜とＢＳＧ膜とで
比較して示す。ＢＳＧ膜は、ＢＳＧ膜に比較してステッ
グカパレーソがよく、配線間隔が狭くなっても、配線上
の膜厚を厚くしなくても配線間を充分にＢＳＧで埋め込
めることがわかる。
層間絶縁膜膜厚比′Ｉ／Ｔを、ＢＳＧ膜とＢＳＧ膜とで
比較して示す。ＢＳＧ膜は、ＢＳＧ膜に比較してステッ
グカパレーソがよく、配線間隔が狭くなっても、配線上
の膜厚を厚くしなくても配線間を充分にＢＳＧで埋め込
めることがわかる。
第７図は、気ス〃の発生原因となった層間絶縁膜の配線
段差部でのオーバハングの発生状況ヲＰＳＧ膜とＢＳＧ
膜さらにはノンドープシリケートガラス膜（ＮＳＣ膜）
とで比較して示す。さらに、ＢＳＧ膜とＢＳＧ膜におい
ては、リン濃度およびボロン濃度を変えてオーバハング
の発生状況を調べである。ＢＳＧ膜は、ＢＳＧ膜に比較
してステツブ力パレージが良く、オーバハングノ角度θ
が小さいことが分る。しかるに、オーバハングに関して
は、ＮＳＣ膜が９０°で最も良い。しかし、ＮＳＣ膜は
ストレスが太きく （１，５Ｘ １０９ｄｙｎｅ／ｄ
）クラックが発生しやすい。これに対して、１ｗｔ％以
上のボロン濃度を有するＢＳＧ膜はストレスが１、ＯＸ
１０’ ｄｙｎｅ／Ｔ！以下となり、耐クラツク性が
向上する。また、８ｗｔ％を越えるボロン濃度のＢＳＧ
膜は耐湿性が悪化する問題がある。
段差部でのオーバハングの発生状況ヲＰＳＧ膜とＢＳＧ
膜さらにはノンドープシリケートガラス膜（ＮＳＣ膜）
とで比較して示す。さらに、ＢＳＧ膜とＢＳＧ膜におい
ては、リン濃度およびボロン濃度を変えてオーバハング
の発生状況を調べである。ＢＳＧ膜は、ＢＳＧ膜に比較
してステツブ力パレージが良く、オーバハングノ角度θ
が小さいことが分る。しかるに、オーバハングに関して
は、ＮＳＣ膜が９０°で最も良い。しかし、ＮＳＣ膜は
ストレスが太きく （１，５Ｘ １０９ｄｙｎｅ／ｄ
）クラックが発生しやすい。これに対して、１ｗｔ％以
上のボロン濃度を有するＢＳＧ膜はストレスが１、ＯＸ
１０’ ｄｙｎｅ／Ｔ！以下となり、耐クラツク性が
向上する。また、８ｗｔ％を越えるボロン濃度のＢＳＧ
膜は耐湿性が悪化する問題がある。
以上より、この発明のように、ボロン濃度が１〜８ｗｔ
％のＢＳＧ膜を層間絶縁膜として形成すると、ステッグ
カパレーソがよく、１ス〃なとノ問題を解決して容易に
層間絶縁膜の表面平担化が図れると同時に、耐クラツク
性および耐湿性も良好となる。
％のＢＳＧ膜を層間絶縁膜として形成すると、ステッグ
カパレーソがよく、１ス〃なとノ問題を解決して容易に
層間絶縁膜の表面平担化が図れると同時に、耐クラツク
性および耐湿性も良好となる。
（実施例）
以下この発明の実施例を図面を参照して説明するＯ
第１図はこの発明の第１の実施例を示し、まずこの第１
の実施例を説明する。
の実施例を説明する。
最初に、第１図（ａ）に示すごとく、シリコン基板ｌｌ
上に熱酸化膜などの絶縁膜１２を形成し、その上にポリ
シリコン、高融点メタル、アルミニウムなどからなる第
１層配線１３を厚さ０．６μｍ程度に選択的に形成する
。
上に熱酸化膜などの絶縁膜１２を形成し、その上にポリ
シリコン、高融点メタル、アルミニウムなどからなる第
１層配線１３を厚さ０．６μｍ程度に選択的に形成する
。
次に、配線間を含む第１層配線１３上の全面に第１図（
ｂ）に示すごとく常圧ＣＶＤや減圧ＣＶＤ法によりＢＳ
Ｇ膜１膜管４成する。ここで、このＢＳＧ膜１膜管４圧
ＣＶＤ法で生成させる場合の条件を示すと、生成温度は
３５０〜４２０℃であり、シランとツボランと酸素を窒
素をキャリアガスとして反応させ厚さ１μｍから１．５
μｍ程度にＢＳＧを生成させる。この時、 ＳｉＨ４の
流量は６０〜１００ＣＣ／ｆ＋であり、酸素流量はその
約２０倍から３０倍、またジメラン流量は２ ＣＣ／ｆ
＋から２０ｃｃ／分である。
ｂ）に示すごとく常圧ＣＶＤや減圧ＣＶＤ法によりＢＳ
Ｇ膜１膜管４成する。ここで、このＢＳＧ膜１膜管４圧
ＣＶＤ法で生成させる場合の条件を示すと、生成温度は
３５０〜４２０℃であり、シランとツボランと酸素を窒
素をキャリアガスとして反応させ厚さ１μｍから１．５
μｍ程度にＢＳＧを生成させる。この時、 ＳｉＨ４の
流量は６０〜１００ＣＣ／ｆ＋であり、酸素流量はその
約２０倍から３０倍、またジメラン流量は２ ＣＣ／ｆ
＋から２０ｃｃ／分である。
また、ジがラン流量はＢＳＧ膜１膜中４中ロン濃度が１
〜８ｗｔ％となるようにコントロールする。
〜８ｗｔ％となるようにコントロールする。
このようにして形成されたＢＳＧ膜１膜管４テップカバ
レージがよく、配線間隔が１μｍ以下となっても配線間
で１ス〃の発生がなく、かつ配線間隔が狭くなっても配
線１３上のＢＳＧ膜１膜管４くしなくても配線間を光分
ＫＢＳＧで埋め込むことができる。
レージがよく、配線間隔が１μｍ以下となっても配線間
で１ス〃の発生がなく、かつ配線間隔が狭くなっても配
線１３上のＢＳＧ膜１膜管４くしなくても配線間を光分
ＫＢＳＧで埋め込むことができる。
次に、ＢＳＧ膜１膜上４上面に、第１図（ｃ）に示すよ
うに、レジストまたはポリイミドなどの塗布膜１５を表
面が平担になる程度の膜厚で塗布する。
うに、レジストまたはポリイミドなどの塗布膜１５を表
面が平担になる程度の膜厚で塗布する。
その後、ＢＳＧ膜１膜管４ジストなどの塗布膜１５とで
同じエツチングレートとなるドライエツチング条件で全
面エツチングを行い、第１図（ｄ）に示すようにレジス
トなどの塗布膜１５をすべて除去し、平担なりＳＧ膜１
４表面を得る。
同じエツチングレートとなるドライエツチング条件で全
面エツチングを行い、第１図（ｄ）に示すようにレジス
トなどの塗布膜１５をすべて除去し、平担なりＳＧ膜１
４表面を得る。
その後、第１層配？ｆＩＡ１３と第２層配線の４気的耐
圧を向上させるために第１図（ｅ）に示すように第２の
層間絶縁膜１６をＣＶＤ法によるＰＳＧ膜またはＢＳＧ
膜で厚さ１０００〜３０００λ前記ＢＳＧ膜１４上に形
成し、さらに配線層間の接続をとるためのコンタクトホ
ールを必要により開けた後、第２の層間絶縁膜１６上に
Ａ／などで第２層配線１７を選択的に形成する。
圧を向上させるために第１図（ｅ）に示すように第２の
層間絶縁膜１６をＣＶＤ法によるＰＳＧ膜またはＢＳＧ
膜で厚さ１０００〜３０００λ前記ＢＳＧ膜１４上に形
成し、さらに配線層間の接続をとるためのコンタクトホ
ールを必要により開けた後、第２の層間絶縁膜１６上に
Ａ／などで第２層配線１７を選択的に形成する。
第２゛図はこの発明の第２の実施例を示す。まず、第２
図（ａ）に示すように、シリコン基板２１上の絶縁膜２
２上に第１層配線２３を形成する。
図（ａ）に示すように、シリコン基板２１上の絶縁膜２
２上に第１層配線２３を形成する。
次に、第２図（ｂ）に示すようにスピンオンガラス膜２
４を絶縁膜２２上の全面に回転数２０００〜３０００ｒ
ｐｍで厚さ数千λ塗布し、２５０〜３００℃で硬化のた
めの熱処理を行う。これにより、第１層配線２３による
段差はスピンオンガラス膜２４により緩和される。
４を絶縁膜２２上の全面に回転数２０００〜３０００ｒ
ｐｍで厚さ数千λ塗布し、２５０〜３００℃で硬化のた
めの熱処理を行う。これにより、第１層配線２３による
段差はスピンオンガラス膜２４により緩和される。
そして、このようにして段差を緩和した後、第２図（Ｃ
）に示すように、配線間を含む第１層配線２３上の全面
に第１の実施例と同じ条件でＢＳＧ膜２５を厚さ０．４
〜０．８μｍｌｃ生成し、さらにフンタクトホールを必
要により開けた後、ＢＳＧ膜２膜上５上２層配線２６を
形成する。
）に示すように、配線間を含む第１層配線２３上の全面
に第１の実施例と同じ条件でＢＳＧ膜２５を厚さ０．４
〜０．８μｍｌｃ生成し、さらにフンタクトホールを必
要により開けた後、ＢＳＧ膜２膜上５上２層配線２６を
形成する。
（発明の効果）
以上詳細に説明したように、この発明の方法によれば、
多層配線形成工程において層間絶縁膜としてステップカ
バレージの良いＢＳＧ膜を形成するようにしたので、下
層配線間隔が狭くなっても。
多層配線形成工程において層間絶縁膜としてステップカ
バレージの良いＢＳＧ膜を形成するようにしたので、下
層配線間隔が狭くなっても。
下層配線上のＢＳＧ膜厚を厚くしなくても配線間を層間
絶縁膜（ＢＳＧ膜）で充分埋め込むことが可能となり、
また更に狭い配線間隔となっても配線間で亀スｌを発生
させずに配線間を埋め込むことができる。したがって、
エッチパック法などを利用して容易に表面平担な層間絶
縁膜を得られる。
絶縁膜（ＢＳＧ膜）で充分埋め込むことが可能となり、
また更に狭い配線間隔となっても配線間で亀スｌを発生
させずに配線間を埋め込むことができる。したがって、
エッチパック法などを利用して容易に表面平担な層間絶
縁膜を得られる。
また、エッチパックなどの平担化法を施さない場合でも
、ＢＳＧ膜を使用することで、層間絶縁膜表面の平坦度
をＰＳＧに比較して向上させることができる。さらに、
この発明によれば、ＢＳＧ膜のゲロン濃度を１〜８ｗｔ
％としたので、平担化とともに、耐クラツク性、耐湿性
を向上させることができる。
、ＢＳＧ膜を使用することで、層間絶縁膜表面の平坦度
をＰＳＧに比較して向上させることができる。さらに、
この発明によれば、ＢＳＧ膜のゲロン濃度を１〜８ｗｔ
％としたので、平担化とともに、耐クラツク性、耐湿性
を向上させることができる。
第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の多層配線形成法を示
す工程断面図、第４図および第５図は従来の問題点を示
す断面図、第６図は配線間隔に対する配線上部と配線下
部での層間絶縁膜膜厚比を示す特性図、第７図は配線段
差部での層間絶縁膜オーバハング発生状況を示す特性図
である。 １３．２３・・・第１層配線、１４．２５・・・ＢＳＧ
膜、１７．２６・・・第２層配線。 本’ｉ＝月？：１’）Ｊ＠、イｅ′ノ／）エネ呈ｇｔａ
ｅａ第１図 第１図 第２図 イｔｇの省ｅノ罎０乙給呪ｄ杉片（７ムのニオ２断ｄり
目第３図 イ芝１５つ才１ｆｒＰＭｌｊＪ、と昏キー咋１わ〔０第
４図 イ１ＬｒＪｚｔｒ４ゴ！！、Ｑ、’ｃＫ、ｌｚ卑Ｌｌｆ
ｉ’Ｔｆｆｉｆｆｌ第５図 Ｏ乙ね家閏隔 Ｓ 西？、髭襞、）二徘 とで謬百ハ”の月髪ハ１比第６図 ２８４３４度（Ｗｉ％）
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の多層配線形成法を示
す工程断面図、第４図および第５図は従来の問題点を示
す断面図、第６図は配線間隔に対する配線上部と配線下
部での層間絶縁膜膜厚比を示す特性図、第７図は配線段
差部での層間絶縁膜オーバハング発生状況を示す特性図
である。 １３．２３・・・第１層配線、１４．２５・・・ＢＳＧ
膜、１７．２６・・・第２層配線。 本’ｉ＝月？：１’）Ｊ＠、イｅ′ノ／）エネ呈ｇｔａ
ｅａ第１図 第１図 第２図 イｔｇの省ｅノ罎０乙給呪ｄ杉片（７ムのニオ２断ｄり
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Claims (1)
- 【特許請求の範囲】 下層配線上に層間絶縁膜を形成し、その上に上層配線
を形成するようにした多層配線形成工程を有する半導体
装置の製造方法において、 層間絶縁膜として、ボロン濃度が１〜８ｗｔ％のボロン
シリケートガラス膜を形成するようにしたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25460187A JPH0198245A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25460187A JPH0198245A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198245A true JPH0198245A (ja) | 1989-04-17 |
Family
ID=17267304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25460187A Pending JPH0198245A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| JPH0897208A (ja) * | 1995-08-11 | 1996-04-12 | Nec Corp | プラズマ化学気相成長法とその装置及び多層配線の製造方法 |
| US20150341015A1 (en) * | 2009-06-30 | 2015-11-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Electrical resonator |
-
1987
- 1987-10-12 JP JP25460187A patent/JPH0198245A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| JPH0897208A (ja) * | 1995-08-11 | 1996-04-12 | Nec Corp | プラズマ化学気相成長法とその装置及び多層配線の製造方法 |
| US20150341015A1 (en) * | 2009-06-30 | 2015-11-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Electrical resonator |
| US10128812B2 (en) * | 2009-06-30 | 2018-11-13 | Avago Technologies International Sales Pte. Limited | Electrical resonator |
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